简介面向FPGA与嵌入式CPU硬件开发者的YT8521S PHY芯片电路设计参考聚焦RGMII转SGMII在实际板卡上的实现与配置排查。包内为1个PDF文件约193KB以原理图形式呈现LS2K1000主控、YT8521S及XC7VX690T FPGA三部分的连接关系并标出功能配置、电压域划分与复位信号处理方式便于对照自有设计快速核对管脚定义与供电方案。已有1578人学习下载。读者可从中获得可直接复用的设计要点复位信号既可交由板卡CPLD管理也可用RC电路实现上拉建议采用3.3V以保证稳定软件侧需将smi_sds_phy置于SDS模式mode_sel配置为3b101即SGMAC_TO_RGPHY模式链路异常时可按此逐项定位问题。相关电路已通过实际生产测试适合作为以太网接口方案设计与调试的参照底稿。1. 拿到 YT8521S 参考图之后先别急着画把三件事对齐第一次把 YT8521S 的硬件电路设计参考图往自己的板子上搬翻车点往往不是 RGMII 转 SGMII 那几对差分线而是那颗 4.7K 的 strap 电阻。参考图上 CFG_LDO[1:0] 标着 2b00、DVDD_RGMII 跟着走 3.3V你要是照着自己 1.8V IO 的习惯顺手改掉板子回来能读到 PHY ID链路却永远起不来运气差一点还会在高温老化时才暴露误码。这套环境在工业板卡里太常见了LS2K1000 的 GMAC 出 RGMII进 YT8521S芯片内部转成 SGMII 走背板或光口旁边还有一颗 XC7VX690T 用 GTX 收发器对接另一路 SGMII。装不好不是「网口不通」这么简单而是 MDIO 能读、ethtool 不亮、抓包全是 CRC 错排查起来像开盲盒。这篇写给正准备照着这份参考图落第一版板子、或者板子已经回来但链路死活不通的人。2. 落地前的环境清单三块电路、五路电源和一套工具链参考图是 25 页的 PDFG1 前缀说明这一路挂在 GMAC1 上。动手画之前我一般先把图纸拆成三块独立核对CPU 侧、PHY 侧、FPGA 侧每块各自列出网络名、电压域、上下拉最后再对一遍跨块的信号。顺序反过来——先画连接、后补电源——是返工率最高的做法。2.1 三块电路各自要落到什么程度LS2K1000 这一侧你要从参考图上抄下来的是 GMAC1 的 RGMII 引脚组TXCK、TXCTL、TXD[3:0]、RXCK、RXCTL、RXD[3:0]外加 MDC、MDIO、INT_N 三根管理线。注意 GMAC1 的 IO 电压在 LS2K1000 上是可配的参考图注释里写得很清楚——这颗 CPU 的 GMAC 电压是 3.3V。这一条如果漏看后面 PHY 侧配成 3.3V、CPU 侧配成 1.8V电平不匹配短期能通、长期必挂。YT8521S 这一侧要落的东西多一些RGMII 侧的十二根信号、SGMII 侧的 TXP/TXN/RXP/RXN 四根差分、REFCLK_PHY_G1_25M 时钟输入、G1_RESET_N 复位、MDC/MDIO以及最容易被忽略的一组 strap 引脚——CFG_LDO[1:0]、PHYAD[2:0]、LED0/LED1/LED2 复用脚。这些脚在上电复位释放的那一瞬间被采样采样完才切成 LED 输出采样窗口只有微秒级画图时任何一个上拉漏了芯片就进不了你想要的模式。XC7VX690T 这一侧走的是另一条路用 GTX 收发器对接 SGMII1000BASE-X、线速率 1.25Gbps、8b/10b 编码参考时钟 125MHz。FPGA 和 PHY 之间没有 MDIO 关系它是独立的一路但因为共用同一块背板时钟域和复位域要对齐否则会出现「CPU 侧通了、FPGA 侧丢包」的割裂现象。电路块关键网络电压域落地时必查LS2K1000 GMAC1RGMII 12 根 MDC/MDIO/INT_N3.3V可配GMAC IO 电压与 PHY 侧一致YT8521SRGMII SGMII 四线 REFCLK RESETDVDD_RGMII / AVDD33strap 上下拉、LDO 配置XC7VX690TGTX TX/RX 差分 125M 参考时钟收发器供电参考时钟质量、极性2.2 电源域与去耦五路电源别混着供参考图里能数出来的电源域至少有五路VCC_3V3 主供、VCC_1V8、AVDD33_G1模拟 3.3V、DVDD_RGMII_G1RGMII IO 电压、以及芯片内部 LDO 产生的内核电压。AVDD33 和 DVDD33 之间用磁珠 BLM18SD220SN1D 隔开每路配 100nF 加 4.7uF这是标准做法别省。CFG_LDO[1:0]2b00 这个配置决定了 DVDD_RGMII 走 3.3V也就是说 RGMII 的 IO 电平是 3.3V。那么问题来了你的 CPU 侧 GMAC IO 是不是也是 3.3V如果不是有两个选择——要么把 CPU 侧改成 3.3V要么把 CFG_LDO 改成对应 1.8V 的编码具体编码查手册参考图只给了 2b00 这一种。两种改法都行唯一不能做的是「两边各按各的习惯配」。去耦电容的摆放也有讲究。100nF 尽量贴着引脚放4.7uF 放在电源入口磁珠前后各一组。SerDes 差分对旁边的地孔要多打参考图上 AVDD33_G1 的走线是加粗的照抄就行别为了布通把模拟电源和数字电源并在一条线上。2.3 软件侧要备好的工具没有 MDIO 读写就只能猜硬件回来之前调试环境要先搭好。至少三样能读写 MDIO 的工具、能做设备树编译的环境、以及一台能抓 RGMII 波形的示波器带宽 1GHz 以上差分探头。MDIO 工具在 Linux 下用 mdio-tools 最顺手也可以在 U-Boot 阶段用 mii 命令先摸一遍。# 读 YT8521S 的 PHY IDreg 0x02 ID1reg 0x03 ID2 # mdio-bus0 是内核注册的 MDIO 总线名prtad 0x00 由 PHYAD strap 决定 mdio mdio-bus0 0x00 0x02 mdio mdio-bus0 0x00 0x03 # 切扩展页0x1F 是页选择寄存器具体页号以手册为准 mdio mdio-bus0 0x00 0x1f 0x0004 # 读链路状态寄存器确认自协商结果 mdio mdio-bus0 0x00 0x01这三条命令里第一条决定「芯片活着没有」第二条决定「你读的是哪一组寄存器」。YT8521S 的 SerDes 侧配置在扩展页里不切页你读到的永远是标准 802.3 寄存器看起来一切正常实际上 mode_sel 根本没生效。我踩过一次对着标准寄存器读了一下午最后发现是页没切。设备树这边把 dtc 和内核头文件准备好改完 dts 直接make dtbs单独编译不用整核重编。FPGA 侧则要提前把 XDC 约束模板准备好RGMII 的 input/output delay 和 GTX 的参考时钟约束是两套完全不同的写法混在一起写必然编译报错。3. 复位、时钟与 strap上电那 20 毫秒里发生的事板子加电到 PHY 可用中间有一段很短的窗口电源爬升、复位保持、复位释放、strap 采样、内部 LDO 建立。这几个动作顺序错了任何一个现象都是「有时候能通、有时候不通」也就是最折磨人的玄学故障。这一章把这段窗口拆开讲。3.1 CFG_LDO[1:0]2b00 是怎么定下 3.3V 的CFG_LDO 这两个脚在复位释放时被采样决定芯片内部 LDO 的输出档位和 RGMII IO 电压。参考图给的是 2b00对应 DVDD_RGMII 3.3V。这两个脚不是悬空的必须用电阻明确拉到高或低浮空是最坏的情况——采样值随机同一批板子出来两种行为。常见的做法是每个脚配一只 4.7K/1% 的电阻按需要的电平拉到 VCC_3V3 或 DGND电阻精度用 1% 是因为 strap 采样对电平容差有要求5% 的电阻在电源爬升慢的板子上会踩到门限边缘。核对的时候拿万用表量一下复位期间的电平别只看原理图——我有一次是原理图标的 00、PCB 上被 LED 的限流电阻串进去了采样出来是 01芯片跑在 2.5V 档位RGMII 电平刚好卡在门限上能通但丢包。strap 引脚参考图电平决定项配错的典型现象CFG_LDO0低RGMII IO 档位电平不匹配、误码CFG_LDO1低RGMII IO 档位高温下链路闪断PHYAD0/1/2按地址定MDIO 从地址读不到 PHY、全 0xFFFFLED0/LED1复用上电采样后转 LEDPHY 地址漂移3.2 LED 与 PHYAD 复用脚采样窗口内不能被拉死LED0/PHYAD0、LED1/PHYAD1 这类复用脚是最容易出问题的地方。上电瞬间它们是输入采完电平才切输出驱动 LED。如果你的 LED 限流电阻选得太小或者 CPLD 在复位期间就把这几个脚驱动成低电平采样值就被强行改写PHY 地址跟着变MDIO 上就找不到设备。我一般的做法是LED 限流电阻用 1Kstrap 上下拉用 4.7K两者并联后的等效阻值还在可接受范围如果 CPLD 要控制 LED在 G1_RESET_N 有效期间把 CPLD 对应管脚配成高阻输入等复位释放 10ms 之后再切输出。这一步在 CPLD 代码里就一行方向寄存器的事但不写就是隐患。// CPLD 侧复位期间释放 LED 引脚避免干扰 strap 采样 always (posedge clk) begin if (!g1_reset_n) begin led_dir 3b000; // 高阻输入让板上的 4.7K 决定 strap 电平 led_out 3b000; end else if (reset_cnt 20d500_000) begin // 释放后约 10ms 再驱动 led_dir 3b111; led_out led_status; end end这段逻辑的关键在reset_cnt那个延时复位释放后 PHY 内部还要花时间建立 LDO 和完成采样太早驱动 LED 会撞上采样窗口。计数器宽度按你的 CPLD 时钟算50MHz 下 500000 就是 10ms具体数值按板子实际情况调我一般给到 20ms 更稳。3.3 G1_RESET_NCPLD 控制还是 RC 电路参考图给了两种复位方案板卡上的 CPLD 控制或者自己搭一个 RC 电路。CPLD 方案灵活可以精确控制复位时长、可以配合上电时序、还能在软件里触发硬复位RC 方案便宜但参数要算准。RC 的算法很直白R 取 10K 上拉到 3.3VC 取 1uF 到地时间常数 τ 10ms电压爬到 0.7×VCC 大约要 12ms满足参考图注释里「10ms」的要求。如果你用 100nFτ 只有 1ms复位释放太快PHY 内部 LDO 还没稳冷启动就会失败——这种故障热复位永远复现不了只有拔电重插才出现属于典型的血泪经验。复位方案器件复位时长适用场景CPLD 控制无额外器件软件可配 10~100ms多芯片统一时序RC 电路10K 1uF约 12ms单板简单场景RC 电路不足10K 100nF约 1.2ms冷启动易失败不推荐复位信号的上拉电阻按参考图建议接 3.3V不要接 1.8V。原因和前面一样这颗 PHY 的逻辑高门限是按 3.3V 域设计的上拉到 1.8V 虽然能拉起来但余量很小电源波动时容易误触发复位。3.4 REFCLK_PHY_G1_25M25MHz、3.3V、25ppm 一个都不能少参考图上这颗时钟标得很清楚25MHz、3.3V、25ppm、CMOS 输出。四个参数各有各的用处。频率错了 SGMII 侧直接不通电平错了时钟摆幅不够PLL 锁不上25ppm 是给 1000BASE-X 的 ±100ppm 容差留余量你用 100ppm 的晶振也能跑但温漂叠加起来就到边缘了CMOS 输出意味着要有源晶振别拿无源晶振直接怼上去。布线上这根线要远离 RGMII 数据组和 SerDes 差分对做包地处理源端串 33R 匹配。我见过把 25M 时钟和 RGMII 的 TXC 走平行线的板子链路能起来但跑 iperf 到大流量时误码率飙升最后靠改板才解决。4. 软件配置mode_sel 3b101 与 smi_sds_phy 的 SDS 模式硬件对了软件配错一样不通。这一章是整篇里最容易「看起来配了其实没生效」的部分因为 YT8521S 的配置入口不止一个有硬件 strap、有标准寄存器、还有扩展页里的厂商寄存器。三层配置必须互相一致。4.1 mode_sel 3b101方向搞反是最常见的坑参考图给的配置是 mode_sel 3b101含义是 SGMAC_TO_RGPHY也就是 SGMII 侧接 MAC、RGMII 侧接 PHY芯片做媒体转换。这个方向和「RGMII 转 SGMII」的字面顺序是反的第一次看容易懵——到底哪边是输入哪边是输出判断方法看参考图的连接关系LS2K1000 的 GMAC 出的是 RGMII接到 YT8521S 的 RGMII 侧SerDes 侧出 SGMII 到背板或光模块。所以站在这颗芯片的角度它就是「SGMII MAC 对 RGMII PHY」mode_sel 配 3b101 是对的。如果你把 SGMII 侧接到了 CPU、RGMII 侧接光模块那方向反了mode_sel 得换别的值硬套 3b101 会得到一条永远不通的链路。这个值不是写在代码里的常量它来自硬件 strap 或者扩展页寄存器两者必须一致。判断一致性最简单的办法是读回来配置完之后读 mode_sel 对应的状态位看是不是 3b101别相信「我写进去了」。4.2 smi_sds_phy 必须切到 SDS 模式smi_sds_phy 这个配置项决定 SMI 管理接口访问的是哪一组寄存器RGMII 侧 PHY 寄存器还是 SerDesSDS侧寄存器。默认值通常指向 PHY 侧这时候你去写 SerDes 的配置命令返回成功实际全写进了另一个地址空间等于白写。正确顺序是先切 smi_sds_phy 到 SDS 模式再访问 SerDes 相关寄存器配完切回来读 PHY 侧状态。这个顺序反了或者切了忘了切回来现象是「PHY ID 能读、链路状态读不到」或者「状态读得到、但配置不生效」。# 1. 切到 SDS 模式smi_sds_phy 对应扩展页里的配置位 mdio mdio-bus0 0x00 0x1f 0x0004 mdio mdio-bus0 0x00 0x10 0x0001 # 置位进入 SDS 访问模式 # 2. 在 SDS 模式下写 SerDes 配置mode_sel 相关 # 具体寄存器偏移以厂商手册为准这里只示意访问路径 mdio mdio-bus0 0x00 0x11 0x0005 # 3. 切回 PHY 模式读链路状态 mdio mdio-bus0 0x00 0x10 0x0000 mdio mdio-bus0 0x00 0x01上面三条命令的结构是「切页 → 改模式 → 写配置 → 切回」。中间那步写 0x0005 只是示意 mode_sel 对应的字段值实际位域要按手册拼别照抄。重点是每次访问 SDS 寄存器前都要确认当前模式因为有些版本的固件会在链路重新协商时自动复位这个位。4.3 LS2K1000 侧设备树怎么写CPU 侧的设备树要跟硬件配置严格对齐。phy-mode 这个属性是重灾区写rgmii表示 MAC 和 PHY 都不加延时、靠 PCB 等长保证写rgmii-id表示延时由 PHY 内部加写rgmii-txid或rgmii-rxid表示只在单方向加。选错一个现象是 MDIO 正常、link 不亮或者 link 亮了但 ping 大包丢。gmac1 { status okay; phy-mode rgmii-id; /* 延时全部交给 YT8521S 内部PCB 不做绕线 */ phy-handle phy1; snps,reset-gpio cpld_gpio 3 GPIO_ACTIVE_LOW; snps,reset-active-low; snps,reset-delays-us 0 20000 100000; /* 拉低 0、保持 20ms、释放后等 100ms */ mdio1: mdio { compatible snps,dwmac-mdio; #address-cells 1; #size-cells 0; phy1: ethernet-phy0 { reg 0; /* 必须与 PHYAD strap 一致 */ reset-gpios cpld_gpio 3 GPIO_ACTIVE_LOW; reset-assert-us 20000; reset-deassert-us 100000; }; }; };三个参数值得单独说。reg 0必须等于硬件 PHYAD 的采样值strap 配成 1、设备树写 0内核就找不到 PHY。reset-assert-us给 20ms 是配合前面 RC 或 CPLD 的复位时长短了 PHY 没起来。phy-mode rgmii-id的选择要和 PHY 侧一致——如果 PHY 内部已经加了 2ns 延时MAC 侧再来一次等于延时翻倍RXC 采样点直接跑出窗口。4.4 FPGA 侧 SGMII 的收发配置XC7VX690T 这一路是独立的走 GTX 收发器1000BASE-X 模式。配置上有三个点要对线速率 1.25Gbps不是 1.0G、8b/10b 使能、参考时钟 125MHz。这三项任意一项错了TX 有波形但 RX 永远收不到对齐字。# XDC 约束片段GTX 参考时钟与 RGMII 输入延时 create_clock -name gt_refclk_125m -period 8.000 [get_ports gt_refclk_p] # RGMII RX 侧输入延时具体数值按 PCB 等长和 PHY 内部延时调 set_input_delay -clock [get_clocks rgmii_rxc] -max 1.5 [get_ports rgmii_rxd*] set_input_delay -clock [get_clocks rgmii_rxc] -min 0.5 [get_ports rgmii_rxd*] # SGMII 侧不要加 input delay收发器内部有 CDR约束里的 1.5/0.5 不是固定值要拿示波器实测 RXC 和 RXD 的相位关系再定。我一般的做法是先按 1.0/0.3 给一个保守值链路通了再微调到眼图最开的点。SGMII 侧因为有 CDR 恢复时钟不需要外部 input delay加了反而可能让工具误判时序。5. 避坑与排查五条从上电到打流的翻车记录这一章是我自己和小团队踩过的按现象、原因、解决三段写。有些问题硬件软件都像判断顺序是先量电平、再读寄存器、最后抓波形。5.1 上电与配置阶段的三个坑坑一MDIO 读回全 0xFFFFethtool 看不到网口。现象是上电后mdio命令返回 0xFFFF内核日志里 PHY 探测失败。原因大概率是 MDIO 上拉缺失或上拉电压错——MDC/MDIO 需要 4.7K 上拉到 DVDD33_G1如果上拉到 1.8V 或者干脆没上拉空闲电平不对读出来就是全 1。另一个可能是 PHYAD 与设备树 reg 不一致。解决顺序先用示波器看 MDIO 空闲电平是不是 3.3V再核对 strap 采样值最后才对设备树。坑二冷启动不通热复位一切正常。这种「拔电重插才复现」的故障基本都指向复位时序。原因有两个RC 复位的时间常数不够100nF 配 10K 只有 1ms或者 CPLD 在 3.3V 还没爬满时就释放了复位。PHY 内部 LDO 没建立就采样 strap采到的值随机。解决是把复位保持拉到 20ms 以上并且确保复位释放晚于 3.3V 稳定用示波器双通道同时看 VCC 和 RESET_N 的相对时序。坑三能读到 PHY ID但链路死活不亮。读到 ID 说明 MDIO 通路是好的问题在配置。最常见的是 mode_sel 和 smi_sds_phy 没配对——硬件 strap 是 3b101但软件初始化时又把配置覆盖成了默认值或者改完没切回 PHY 模式。另一个可能是光模块或背板侧的自协商不一致一端强制 1000M 全双工、一端自协商SGMII 侧就会一直停在协商状态。解决是先读回 mode_sel 状态位确认再统一两端的自协商策略。5.2 链路通了之后才暴露的两个坑坑四ping 小包正常大包和 iperf 大量重传。链路能起来说明基本通路对了丢包集中在流量上来之后一般指向 RGMII 延时。原因通常是延时被加了两次PHY 内部配了 2ns设备树又写rgmii-id或者 PCB 上还做了绕线。RXC 的采样点偏移小包碰运气能过满带宽就崩。解决办法是把延时收敛到一处通常交给 PHY 内部PCB 走等长不绕线然后抓 RXC 和 RXD 的眼图确认。坑五高温老化或连续跑 24 小时后误码率上升。常温正常、高温出问题先查电源和时钟。可能的原因有DVDD_RGMII 的实际电压和 CFG_LDO 配置不匹配余量在高温下被吃掉25M 时钟的 ppm 不够温漂叠加后超出 SGMII 容差或者 SerDes 差分对的 AC 耦合电容选错容值。这类问题不会在上电自检里暴露只能靠长时间打流加误码统计发现。解决是按参考图核对每一路电源的实测值和时钟精度别信「能通就行」。6. 上电验证跑通从读 PHY ID 到 iperf3 打满验证这一步我不看「link 灯亮了」就收工灯光只能说明自协商完成了说明不了数据对不对。我习惯按顺序走完五步每一步都有明确的判据任何一步不过就停在那里查不往后跳。步骤操作期望结果1mdio mdio-bus0 0x00 0x02连读两次两次值一致且非 0xFFFF/0x00002ethtool eth0Speed 1000Mb/s、Duplex Full、Link detected: yes3ping -s 1472 -c 1000% 丢包RTT 稳定4iperf3 -c 对端 -t 60 -P 4单向接近线速无大量重传5冷启动循环 20 次每次都能到第 4 步第一步是根基。读两次是为了排除 MDIO 总线时序不稳导致的随机值如果两次不一致先别往下走回去查上拉和 MDC 频率。第二步看协商结果如果显示 100Mb/s 或者 Half Duplex说明 SGMII 侧没协商到 1000M回去查 mode_sel 和自协商配置。第三、四步是数据面验证。ping 带 1472 字节是为了压满 MTU避免小包掩盖延时问题。iperf3 用多线程跑 60 秒看的是持续带宽而不是瞬时峰值重传统计在iperf3 -c ... --json的输出里能看到。我一般还会同时开一个ethtool -S eth0轮询盯 CRC 错误和丢帧计数有没有增长——这两个数字只要在涨带宽再高也是假的。第五步最容易被跳过但它是唯一能抓出复位时序和 strap 问题的验证。做法很简单拔电、等 10 秒、上电重复 20 次每次都走到 iperf3 那步。如果 20 次里有一次失败说明存在偶发问题通常就是复位时长或者电源爬升的问题这时候再回去调 RC 参数或 CPLD 延时比在客户现场救火便宜得多。# 一键跑完前四步的粗验脚本失败即退出 set -e mdio mdio-bus0 0x00 0x02 ethtool eth0 | grep -E Speed|Duplex|Link detected ping -s 1472 -c 100 -i 0.2 192.168.1.1 iperf3 -c 192.168.1.1 -t 60 -P 4 --json /tmp/iperf.json grep -o retransmits:[0-9]* /tmp/iperf.json脚本里-i 0.2是缩短 ping 间隔加快验证-P 4是四线程压满带宽最后的 retransmits 字段是判断链路质量的硬指标我一般要求它是个位数。从那以后我每次把 YT8521S 的参考图落到新板子上都强制走一遍「冷启动 20 次 iperf3 60 秒 误码计数」这三件套哪怕硬件同事说「跟上一版一样」。这套流程救过我两次一次是 RC 电容贴错料一次是 strap 电阻被 LED 电路带偏都是常温短时间测不出来的。希望帮到你。本文还有配套的精品资源点击获取