简介一套可直接打板的CH340G USB转TTL原理图与PCB设计资源面向嵌入式开发者、电子爱好者以及需要自制USB转串口调试板的工程师尤其适合正在调试Cortex-M3等MCU项目的团队。资源从CH340G芯片出发讲解USB协议与TTL电平信号的转换原理并针对实际开发中的接线方式、电源供电、波特率选择和ESD静电防护等关键点给出了明确设计建议可直接用作打板参考也能帮助初学者了解接口转换电路的完整设计流程。压缩包包含7个文件以Altium Designer的pcbdoc与schdoc源文件为主另附htm与preview格式的快速预览文档整体仅11.23MB轻量便于查阅。目前已有6664人学习具备不错的参考热度。借助源文件可以查看元件布局、PCB走线与网络连接细节理解信号完整性、电源噪声和电磁兼容处理思路从而快速产出可用的TTL调试模块也可作为学习参考设计的实例。1. CH340G 不只是个电平转换芯片为什么照抄最小原理图打板还会翻车很多开发者第一次画 USB 转 TTL 的板子都是照着 CH340G 的最小原理图抄一颗芯片、一个 12MHz 晶振、两个 22pF 电容、几个去耦电容觉得这玩意儿简单到不能再简单。可真把板子打回来焊好插上电脑可能就出现两种情况要么系统完全没反应要么提示“未知 USB 设备”。这时候你才会意识到CH340G 表面看是把 USB 差分信号变成 TTL 串口但背后藏着一整套 USB 枚举、时钟同步、电源管理和状态机逻辑。如果不理解这些机制调板子就是纯靠玄学。这份资源给的是可直接打板的原理图但原理图只是结果真正决定这块板子能不能一次点亮的关键在于你懂不懂 CH340G 的每个引脚和外部元件为什么这么接。搞懂这套底层机制不只是为了修一块板子而是为了建立 USB 设备设计的基本判断力上拉电阻为什么是 1.5kΩ晶振为什么必须 12MHzDTR 和 RTS 为什么能控制单片机自动复位。这背后是 USB 协议、时钟树和串口时序共同作用的结果你看到的每一颗阻容都有它的位置。这篇文章就把这套原理拆开讲透让你拿到这份原理图之后是真的看懂了而不是照着画了一遍。2. 从 USB 差分对到 TTL 电平CH340G 内部到底发生了什么2.1 USB 的 D 和 D- 是两条数据线吗串行总线为什么用差分信号USB 只有 D 和 D- 两根信号线但它们不是一条发一条收的关系而是一对差分线数据同时出现在 D 和 D- 上方向相反。接收端把两个信号相减得到的差值才是真正的数据。这么做最大的好处是抗共模干扰外部噪声同时叠加到两条线上时相减之后噪声被抵消掉了。USB 2.0 全速模式的信号电平只有 3.3V 逻辑但跑在 12Mbps 上如果用单端信号线缆一长、干扰一大信号完整性立刻崩掉。差分信号是 USB 能在 5 米线缆上稳定传数据的根本原因。CH340G 芯片内部集成了 USB 收发器D 和 D- 从引脚进来之后先经过一个差分放大器把差模信号恢复成单端数字电平再交给内部的 SIE串行接口引擎去解析 USB 协议包。你在这份原理图上看到的 D、D- 直接连到 USB 座子这条走线在 Layout 时讲究很多两条线要等长、要平行、不能跨分割这些不是玄学而是差分信号对走线阻抗和对称性的硬要求。USB 规范里全速差分线的特征阻抗是 90Ω ± 15%实际打板一般控制不了那么精确但保持线宽一致、间距恒定、长度接近就能满足绝大多数场景。USB 总线是主从结构主机电脑负责发起所有传输设备不能主动说话。CH340G 作为设备平时只是监听总线等到主机发来 IN 令牌包才把自己的数据放到总线上。这种机制决定了为什么 USB 转串口芯片需要内部有足够深的 FIFO主机可能隔一段时间才来取一次数据串口侧却有数据源源不断进来如果 FIFO 满了串口侧再进来的字节就只能丢弃这就是高波特率下丢包的底层原因。3.2 1.5kΩ 上拉电阻设备枚举的第一步从电气握手开始USB 设备插入主机之后主机首先要检测到“有设备插入”这个物理事件。怎么检测不是靠 D/D- 上有数据而是靠总线电平的变化。设备端会在 D 或 D- 上接一个 1.5kΩ 的上拉电阻全速设备上拉到 D低速设备上拉到 D-。设备一插入D 被拉高主机端的根集线器检测到 D 电平从低变高就知道有新设备来了。这个电气握手是 USB 枚举的第一步没有它后面一切协议都无从谈起。CH340G 是全速 USB 设备所以上拉电阻接在 D 上。部分版本的 CH340 芯片把上拉电阻集成在内部所以你看某些原理图上没有这颗 1.5kΩ 电阻但芯片依然能正常枚举。这份打板原理图如果预留了 D 上拉的位置那是为了兼容不同版本的芯片封装如果芯片内部已有上拉外部再并联一颗 1.5kΩ等效上拉变成 750Ω这会导致主机检测到的电平摆幅变小信号质量下降甚至导致枚举失败。这是新手最容易犯的错误之一。整个枚举过程是这样的设备插入 → D 被 1.5kΩ 上拉电阻拉高 → 主机复位总线SE0持续至少 10ms → 设备在地址 0 响应主机请求 → 主机读取设备描述符 → 主机分配地址 → 主机读取配置描述符 → 配置设备 → 枚举完成设备进入工作状态CH340G 内部的 SIE 硬件状态机自动响应这些请求不需要外部单片机参与。主机读设备描述符时拿到的是 VID、PID、设备类等信息Windows 和 Linux 根据这些信息加载驱动。CH340G 的 VID 是 1A86PID 是 7523这个组合已经被操作系统内置驱动收录所以插上就能识别不需要装额外驱动。这也是 CH340G 比某些需要手动装驱动的方案更方便的原因之一。枚举过程中主机还会读取设备的端点描述符。CH340G 有四个端点两个批量端点用于串口数据收发一个中断端点用于报告串口状态变化比如 DCD、RI 脚电平跳变一个控制端点 0 用于标准请求。串口数据走批量传输意味着没有固定的带宽保证主机忙的时候数据会有延迟但不丢包靠协议重传这对串口通信来说是可以接受的。2.3 收发缓冲和波特率生成数据从 USB 包到串口字节的路径USB 侧的数据是包串口侧的数据是字节流CH340G 内部要做一次格式转换。发送方向主机通过 USB 批量端点把数据发给 CH340G芯片把数据写入内部的发送 FIFO然后由 UART 控制器按设定好的波特率一位一位地从 TXD 引脚发出去。接收方向反过来RXD 引脚上的串口电平被采样按波特率拼装成字节写入接收 FIFO等主机发起 IN 传输来取。波特率是怎么生成的CH340G 内部有一个波特率发生器本质上是一个分频器输入时钟是 12MHz 晶振经过 PLL 倍频得到的 48MHz。串口波特率 48MHz 除以一个分频系数。因为 48MHz 能被常用波特率整除比如 9600 正好是 48000000 / 5000所以 CH340G 在标准波特率下误差很小。但如果你设一个非标准波特率比如 250000分频系数不是整数芯片会取最近的整数值实际波特率和目标值之间就产生了误差。串口通信两端允许的误差一般在 ±2% 以内250000 这种非标波特率 CH340G 也能靠误差补偿机制处理但如果晶振本身不准误差就会叠加到不可接受的程度。串口侧的电平逻辑也很关键CH340G 的 TXD/RXD 输出不是 5V 电平而是 3.3V。芯片内部有独立的 IO 电源域VCC 接 5V 时TXD 输出高电平约 3.3V这个电平对 3.3V 的单片机直接兼容对 5V 的单片机则可能不够高。如果你的单片机是 5V 供电而且要求高电平必须接近 5V就需要在 TXD 和 RXD 之间加电平转换。查看这份原理图时注意看 VCC 和 V3 引脚怎么接的如果 VCC 直接接 5VV3 接 0.1μF 去耦电容芯片内部稳压器会把 V3 稳定在 3.3V 输出如果 VCC 接 3.3VV3 要直接接到 VCC。两种接法选错一种芯片工作就不正常。3. 12MHz 晶振与内部电路为什么 CH340G 不需要固件和 EEPROM3.1 12MHz 的由来USB 全速设备的时钟预算USB 全速设备的数据率是 12Mbps每个数据位需要一个时钟边沿来同步。USB 协议规定全速设备的帧周期是 1ms主机每毫秒发送一个 SOFStart of Frame包设备必须能从这个包里提取出同步时钟同时调整自己的本地时钟。这个机制叫时钟恢复。CH340G 的本地时钟源就是那颗 12MHz 晶振经过内部 PLL 倍频到 48MHz然后用 48MHz 对 USB 进来的数据流做过采样和同步提取。为什么偏偏选 12MHz 而不是其他频率因为 USB 全速的位率是 12Mbps12MHz 和它完全同频内部 PLL 只需要做一个简单的 4 倍频就能到 48MHz而 48MHz 又能整除几乎所有标准串口波特率。这个时钟树设计非常巧妙一颗晶振同时服务 USB 收发和串口波特率生成两颗钟之间是整数倍关系不存在分数分频带来的抖动。不像某些芯片需要独立的两颗晶振CH340G 用一颗就解决了。晶振的精度要求是多少USB 规范允许全速设备的帧时钟误差在 ±0.25% 以内。普通晶振精度一般是 ±30ppm百万分之三十也就是 0.003%远远满足要求。但注意有的廉价晶振标称 ±30ppm实际在温度变化后可能飘到 ±100ppm 以上仍然是够用的反倒是那种内置晶振的 CH340C 版本精度反而会稍差一些因为芯片内部振荡器的温漂比外部晶振大。打板用外部晶振的 CH340G在这一点上有优势。3.2 内部 ROM 固件与硬件状态机CH340G 为什么用起来像零成本CH340G 没有外部 Flash 或 EEPROM也不需要单独烧录固件插上就能用。这背后是因为芯片内部有一块掩膜 ROM出厂时就把 USB 枚举、串口控制逻辑固化在里面了。掩膜 ROM 的内容在生产芯片时直接刻入硅片成本几乎为零但代价是一旦出厂就不能修改。这也是 CH340G 便宜的根源它不是一颗可编程的通用芯片而是一颗功能固定的专用芯片。CH340G 内部的核心是一个硬件状态机不是跑代码的 CPU。USB 枚举的每个阶段对应状态机的一个状态收到主机请求后状态机查表给出响应。比如主机请求读取设备描述符状态机直接从 ROM 里取那一串字节返回。这种设计响应快、功耗低、不需要引导过程上电即工作。代价是灵活性差如果 USB 协议有个小更新CH340G 没法像固件芯片那样通过更新固件来兼容只能换芯片版本。你在国内买到的 CH340G 有些是原厂片有些是兼容片兼容片的状态机实现可能存在细微差异这就是为什么有些板子换了芯片批次后枚举时间变长甚至失败。关于“驱动”CH340G 的驱动实际上分两层操作系统内置的 usbser.sys 类驱动负责把 USB 批量端点映射成一个虚拟 COM 口CH340G 自己暴露的串口控制接口则负责波特率、数据位、停止位等参数的设置。这个控制接口也是通过 USB 控制传输实现的主机下发 SET_LINE_CODING 请求CH340G 根据请求参数调整内部波特率发生器的分频系数。所以你在电脑上把波特率从 9600 改成 115200实际上是主机通过 USB 控制端点给芯片下了一条命令芯片立刻重算分频系数。3.3 晶振电路的两个不起眼元件为什么 22pF 是关键CH340G 的 XI 和 XO 引脚之间接 12MHz 晶振两端各接一个电容到地。这个电容叫负载电容它的值要和晶振的规格匹配。晶振有两个谐振频率串联谐振和并联谐振在并联模式下外接负载电容会改变晶振的实际振荡频率。典型 12MHz 晶振的负载电容规格是 12pF 或 20pFCH340G 数据手册推荐的 22pF 电容就是和这种规格的晶振匹配的。如果电容值不匹配晶振还是能起振但频率会偏移。公式可以估算偏差实际振荡频率约等于标称频率乘以一个与负载电容相关的系数负载电容偏大频率偏低偏小频率偏高。频率偏一点对串口问题不大但对 USB 会要命——USB 的时钟恢复虽然能容忍一定误差但如果晶振频率偏离超过 ±0.25%设备可能间歇性识别失败表现为“插上能用过一会儿断开”。这就是为什么晶振旁边两颗电容不能随意换。晶振走线也是打板的关键晶振要尽量靠近 XI/XO 引脚走线要短电容要放在晶振和芯片之间不要在晶振下方铺地层。很多人画原理图时觉得晶振电路就三个元件随便摆结果板子回来就是不起振。原因往往是晶振走线太长、寄生电容过大、或者旁边有高频干扰源。这份原理图里晶振位置如果标注了靠近芯片放置那是在提醒你 Layout 时的先后顺序。4. 自动下载电路RTS 和 DTR 如何让单片机免按键烧录4.1 三极管反相器逻辑为什么 DTR 和 RTS 需要 NPN 管CH340G 除了标准的 TXD/RXD 之外还引出了 DTR#、RTS#、DCD#、RI# 等 MODEM 控制信号。这些信号在 USB 转串口场景里经常被忽略但在 ESP8266、ESP32、STM32 等单片机的一键下载电路里DTR# 和 RTS# 是主角。它们的作用是烧录前自动把单片机复位再把启动引脚拉到下载模式整个过程不需要人手去按复位键和 BOOT 键。经典的自动下载电路长这样CH340G DTR# ──┬── R1 ── Q1 (NPN) 基极 └── Q2 (NPN) 基极 CH340G RTS# ──┬── R2 ── Q3 (NPN) 基极 └── Q4 (NPN) 基极 Q1 集电极 ── 单片机 EN/RST 引脚 Q2 集电极 ── 单片机 GPIO0/BOOT 引脚DTR# 上的 # 号表示低电平有效信号。CH340G 的 MODEM 信号都是低有效信号线为低电平时代表“DTR 有效”。主机通过 USB 控制端点设置这些线的电平软件比如 esptool.py 或 Arduino 的复位逻辑通过按特定顺序拉高拉低 DTR 和 RTS实现对单片机的时序控制。三极管在这里的作用有两个一是反相二是电平转换。CH340G 的 MODEM 引脚输出 3.3V单片机复位脚可能是 5V 逻辑三极管把控制信号变成集电极开路输出RST 引脚可以被直接拉到 GND实现可靠复位。常见的实现里Q1 和 Q2 组成的电路这样工作当 DTR# 为低、RTS# 为高时Q1 导通把单片机的 EN 脚拉到地复位生效此时 Q2 截止GPIO0 不受影响。随后 DTR# 拉高、RTS# 拉低Q1 截止释放 EN单片机复位结束开始运行但此时 Q2 导通把 GPIO0 拉低。GPIO0 是 ESP 系列的下载模式选择脚复位后如果 GPIO0 为低芯片进入 UART 下载模式如果为高正常启动。4.2 时序细节为什么下载前要等复位信号稳定自动下载不是简单地把两个引脚拉一拉就完了关键是时序。esptool.py 在实际烧录时的时序如下# 伪代码esptool 的复位时序核心逻辑 def enter_bootloader(): # 第一步DTR 拉低准备拉低 GPIO0RTS 拉高复位无效 set_dtr(False) # DTR# 低 set_rts(True) # RTS# 高 sleep(0.1) # 第二步RTS 拉低单片机进入复位状态 set_rts(False) # RTS# 低EN 被拉低 sleep(0.1) # 第三步在复位期间把 DTR 拉高令 GPIO0 保持低电平 set_dtr(True) # DTR# 高 sleep(0.1) # 第四步释放复位芯片带着 GPIO0低 启动进入下载模式 set_rts(True) # RTS# 高 sleep(0.1)这里每一步之间的延时为什么都要 100ms 左右因为三极管导通和关断有开关时间单片机内部的上电复位也有时间要求GPIO0 的电平必须在复位释放之前稳定下来。如果你把延时缩短到 1ms可能出现的情况是复位已经释放了但 GPIO0 恰好还没被拉低单片机正常启动进不了下载模式。进不了下载模式的表现就是烧录工具一直等设备回应最后报“连接失败”。这套时序和 CH340G 内部的 MODEM 信号控制方式也有关系。CH340G 收到主机的 SET_REPORT 请求后更新内部的 MODEM 寄存器这个更新不是即时的有一定延迟。所以你在软件层操作 DTR 和 RTS 之后芯片引脚上的实际电平变化会晚几百微秒。这就是为什么自动下载电路常常被认为“第一次不行多试几次就好”其实是时序余量不够。4.3 RX/TX 与 TXD/RXD 交叉串口侧的命名陷阱自动下载电路的另一个常见问题是交叉连接。CH340G 的 TXD 要接单片机的 RXDRXD 接单片机的 TXD这是串口通信的基本规则。但很多人在画原理图时被命名搞晕CH340G 的引脚名是站在芯片自己的角度定义的TXD 是它发送数据RXD 是它接收数据单片机的引脚名也是站在单片机角度定义的。所以电路连接必须是CH340G.TXD → 单片机.RXD CH340G.RXD ← 单片机.TXD如果你画成了 TXD 接 TXD结果是两边都发不收通信完全不通。这个问题在原理图上看着很蠢但实际发生频率极高。更隐蔽的版本是CH340G 的 RX 和 TX 在网络标签上写反了或者 PCB 布线时 D 和 D- 两根线反了导致 USB 枚举失败。D 和 D- 一旦接反USB 信号依然是差分对但极性反了主机端看到的是反向数据流设备枚举必然失败。排查这类问题有个快捷思路先看 USB 能不能枚举成功电脑能否识别 COM 口再短接 CH340G 自身的 TXD 和 RXD用串口助手回环测试。如果回环正常说明 CH340G 到电脑这段没问题问题出在 CH340G 和目标单片机之间的连接上。这套排查逻辑能帮你快速定位七八成的串口问题。5. 打板避坑CH340G 最容易翻车的五个细节5.1 现象电脑识别不到设备提示“未知 USB 设备”这是最让人头疼的问题板子焊好了USB 插上电脑右下角弹出“未知 USB 设备”设备管理器里是一个黄色的感叹号。原因通常有几种D 和 D- 接反了USB 座子的 ID 和 GND 引脚没处理好CH340G 供电电压不对或者晶振没起振。如果 D/D- 没反、供电也正常下一步检查晶振两端电压和波形。用示波器点 XI 引脚正常能看到 12MHz 正弦波幅度大约 0.5V 到 1V。看不到波形就检查晶振有没有焊反、电容有没有贴错、晶振是否损坏。没有示波器的话可以用万用表量 XI 引脚的直流电压正常在 0.5V 左右如果量到 0V 或 VCC大概率晶振没起振。解决方法是先补焊晶振再换一颗新的试。如果都正常考虑芯片是不是假片——市面上 CH340G 的兼容片很多有些电气特性不达标。5.2 现象设备能识别但烧录或通信时频繁掉线识别的 COM 口存在但数据传着传着就断开或者波特率一旦调高就出错。这时候先怀疑供电和地线USB 线供电能力不足、电源走线太细、USB 座子地接触不良这些都会在通信时造成电压跌落导致芯片复位。还有一个容易忽略的点CH340G 的 V3 引脚需要接一个 0.1μF 的陶瓷电容到地这个电容起到内部稳压器输出的滤波作用如果它没贴或者位置离引脚太远芯片内部稳压器可能自激表现为“时好时坏”。把 V3 电容尽量靠近引脚放置容量用 1040.1μF不要用大电解电容代替因为陶瓷电容的低等效串联电阻特性才是稳压器稳定需要的。通信掉线还有一个原因是 USB 线质量差尤其有些充电线只有电源线没有数据线这种线插上完全没有反应。5.3 现象自动下载电路不工作按一下复位键才能烧录这是自动下载电路的典型故障软件里点了烧录一直卡在“等待设备上电同步”必须手动按一下单片机上的复位键才能开始烧录。原因通常是 DTR/RTS 到三极管这部分逻辑不对或者三极管选型/接法错误。先检查三极管类型是不是 NPN比如 S8050、2N2222如果用了 PNP逻辑就完全反了再检查基极电阻和集电极上拉电阻的值基极电阻太大比如 100kΩ会导致三极管导通不彻底集电极不能完全拉到地RTS 或 DTR 的时序不对有可能是 CH340G 的 MODEM 信号极性被软件配置反了可以换一个烧录软件试试排除软件因素。还有一个容易忽略的点如果单片机是 3.3V 系统而复位脚有外部上拉那么三极管集电极接复位脚时上拉电阻会和三极管构成一个分压如果上拉太强例如 1kΩ三极管导通时可能无法把复位脚拉到足够低导致复位不彻底。解决方法是上拉电阻取值 10kΩ 以上或者直接用开漏输出加三极管的组合。5.4 现象芯片发烫但功能似乎正常CH340G 正常工作时会有一点温热但如果烫手说明有问题。最常见的原因是 VCC 和 V3 接反了V3 是内部稳压器的输出/外部 3.3V 输入如果直接把 5V 接到 V3芯片内部电路会被过高电压烧坏。另一种可能是 D/D- 被接到了高压上比如 D 碰到了某个 5V 电源网络瞬间大电流灌进芯片内部保护二极管。还有一种情况是芯片本身是坏的或者焊接时引脚桥连导致一个引脚直接短接到电源电流异常增大。处理方法是先断电测 VCC 和 GND 之间的电阻如果接近短路基本确定芯片已损坏。换一片芯片同时检查原理图里 VCC 和 V3 的接法。这块板子如果按标准接法画VCC 接 5VV3 接 0.1μF 电容到地电容值不要遗漏否则激光器容易自激造成芯片过流发热。5.5 现象通信乱码回环测试正常但接目标板就是乱码回环测试短接 TXD/RXD 自己发自己收正常说明 CH340G 和 USB 链路没问题乱码一定出在 CH340G 与目标板的连接上。第一个排查点是 GNDCH340G 的 GND 和目标板的 GND 必须共地如果不共地两边的电平参考不同就会出现间歇性乱码。这是很多新手容易忽略的。第二个排查点是波特率不匹配CH340G 的波特率发生器的分频系数是主机通过控制端点下发的如果目标单片机的实际的波特率与设定值有一点点偏差短时间内不出问题但传输较长数据就会积累误差导致乱码。第三个排查点是 TXD/RXD 的电平域转换CH340G 输出 3.3V如果你的目标单片机是 5V 系统且 RXD 引脚是真正的 5V TTL 输入非 5V 容忍那 CH340G 输出的高电平可能达不到 RXD 的 VIH 阈值导致接收端时而判定为高、时而判定为低。解决方法是加一颗电平转换芯片如 TXS0102 或分立 MOSFET 电平转换电路。通信乱码还有一个来源是干扰USB 线太长、串口线太长、目标板上有电机或开关电源干扰耦合到 RXD 线上造成误码。走线时把串口线远离电源线或者用屏蔽线。6. 设计取舍为什么打板版原理图选择了低速全速 USB 和内置 LDO6.1 全速 12Mbps 与高速 480Mbps 的取舍够用与好做CH340G 是 USB 全速设备不是高速设备。全速 12Mbps 换算成串口数据即使在 1Mbps 波特率下也足够用很久因为 USB 批量传输的有效吞吐可以到 8Mbps 以上远高于串口侧的需求。选择全速而非高速最大的好处是电气要求低全速差分信号的边沿速率慢对走线阻抗、端接匹配的要求远低于高速这降低了打板门槛。普通双面 PCB、稍微注意走线就能工作如果是 USB 高速设备差分走线的阻抗控制、等长、参考平面就变成硬约束板子成本和设计难度都上一个台阶。这个选择也和 CH340G 的内部架构有关全速 USB 的 12MHz 时钟和串口波特率的 48MHz 时钟是同源的整数倍关系内部设计简单高速 USB 的 480Mbps 需要独立的 PLL 和更高精度的时钟方案芯片成本和功耗都会上升。对于 USB 转串口这种数据量不大、实时性要求不高的场景全速是性价比最优解。你在用这份原理图打板时只要保证 D/D- 走线不离散太远、没有长平行走线跨干扰源就能满足电气要求。6.2 内置 LDO 与外置稳压的取舍纹波、成本和引脚数CH340G 内部集成了一个 LDO输入接 VCC5V输出在 V3 引脚上。这个 LDO 专门给芯片内部的数字逻辑和 USB 收发器供电省去了外部稳压芯片。但内置 LDO 的纹波抑制能力有限输入 5V 上的纹波会有一部分直接串到内部 3.3V 电源上如果纹波过大USB 信号质量会受影响。所以数据手册要求 V3 引脚接 0.1μF 电容用来抑制 LDO 输出的高频纹波。如果 V3 的电容被省略USB 眼图质量可能恶化表现为枚举时好时坏。这个设计取舍是明显的省一颗外部 LDO省两个去耦电容成本和面积都降下来了代价是电源质量不如独立供电方案。如果做的是要求极高的工控设备也可以 VCC 直接接 3.3V 而不用 5V此时 V3 直接接 VCC内部 LDO 被旁路电源质量由外部 3.3V 保证。原理图里如果给出了两种接法的注释说明设计者有意识地兼容了这两种供电场景。6.3 Layout 层面的取舍地平面、去耦电容和走线顺序最后落到 Layout 的核心取舍地平面是否完整决定了 USB 信号的回流路径和晶振的稳定性。CH340G 的 GND 引脚要先经过过孔打到地层USB 座子的地也要尽快打孔下地层D/D- 走线的正下方保持完整地平面不要在它们下方走其他信号线。去耦电容的放置顺序是VCC 的 10μF 和 0.1μF 先靠近电源引脚V3 的 0.1μF 紧靠 V3 引脚这两组电容都起到就近滤波的作用如果离引脚远了引脚的寄生电感会让滤波效果大打折扣。走线顺序上USB 信号线最优先晶振次之然后是串口信号和 MODEM 控制信号。USB 差分线要短、直、等长晶振走线要短、粗、远离电源走线电源走线要足够宽至少 1mm以承受 USB 枚举时的瞬态电流。这块板子如果按这份原理图原样打板只要把这几条 Layout 原则落实基本可以一次点亮。我自己的习惯是每次画完这类 USB 转串口板子都会强制自己走一遍检查清单D/D- 是否等长、V3 电容是否靠近引脚、晶振是否靠近芯片、三极管基极电阻是否在 1kΩ 到 10kΩ 之间、GND 是否连通、TXD/RXD 是否交叉。这套流程看起来繁琐但每一次都帮我提前发现了问题。希望帮到你。本文还有配套的精品资源点击获取