ADC现在是用的越来越普遍了对于高精端的产品很多都需要ADC来转换为数字信号来实现现在就来分享两种常见的ADC与大家一起学习下一、逐次逼近型ADCSAR ADC①基本逐次逼近型ADC图示基本工作原理CONVERT START命令置位时采样保持(SHA)电路置于保持模式而内部DAC设为中间电平。比较器确定SHA输出是大于还是小于DAC输出并将结果(位1转换的最高有效位)存储在逐次逼近型寄存器(SAR)中。然后DAC被设为¼量程或¾量程(取决于位1的值)而比较器则确定转换的位2。结果同样存储在寄存器中而该过程继续进行直到确定所有位的值为止。当所有位均完成设置、测试并根据需要复位之后SAR的内容即对应于模拟输入的值而转换到此完成。②SAR ADC时序转换过程通常由置位CONVERT START信号来启动。CONVST信号是趋负脉冲其趋正边沿实际上启动转换。内部采样保持(SHA)放大器在此边沿置于保持模式并使用SAR算法来确定各个位。CONVST的趋负边沿导致EOC或BUSY线路变为高电平。转换完成时BUSY线路变为低电平表示转换过程已完成。总结SAR ADC架构是一种完善、有效且易于理解的架构非常适合现代细线CMOS工艺。该架构没有“流水线”延迟因此非常适合单发和多路复用数据采集应用。CMOS工艺允许添加各种各样的数字功能如自动通道时序控制和自动校准等。此外许多SAR ADC拥有片上温度传感器和基准电压源。虽然SAR ADC源自16世纪的数学谜团但是其仍然是现代多通道数据采集系统所青睐的转换器。二、Σ-Δ型ADCΣ-Δ型ADC是现代语音频带、音频和高分辨率精密工业测量应用所青睐的转换器。在Δ调制中模拟信号通过1位ADC(比较器)进行量化如图1A所示。比较器输出由1位DAC转回为模拟信号并在通过积分器后从输入中减去。模拟信号波形的传送方式如下1表示自上次采样后出现正偏移而0则表示自上次采样之后出现负偏移。选用一个1位ADC(一个比较器)并以一个积分器的输出来驱动该比较器然后将该ADC输出馈入一个1位DAC并将1位DAC的输出与输入信号的加和馈入积分器便可得到一阶Σ-Δ型调制器如图4所示。若接着在数字输出端添加一个数字低通滤波器(LPF)和抽取器则可以得到一个Σ-Δ型ADC。工作原理假定在VIN处施加直流输入。积分器在节点A处持续斜升或斜降。比较器的输出通过一个1位DAC反馈至节点B处的求和输入。比较器输出通过1位DAC的回到求和点的负反馈环路强制将节点B处的平均直流电压设为VIN。这表示平均DAC输出电压必须等于输入电压VIN。平均DAC输出电压由比较器输出的1位数据流中的1的密度来控制。随着输入信号增加到VREF串行位流中的1数量增加而0数量则减少。类似地随着信号负向趋近–VREF串行位流中的1数量减少而0数量则增加。从非常简单的角度来看此项分析显示输入电压的平均值包含在比较器输出的串行位流中。数字滤波器和抽取器处理该串行位流并产生最终的输出数据。Σ-Δ型ADC也可以视作一个后接计数器的同步电压频率转换器。如果对足够多样本的输出数据流中1的数量进行计数则计数器输出将能代表输入的数字值。很显然这种求平均的方法仅对直流或变化非常慢的输入信号有效。此外为了实现N位有效分辨率必须计数2N个时钟周期但这将严重限制有效采样速率。由于数字滤波器是Σ-Δ型ADC的一个重要组成部分其固定的“流水线”延迟(有时称为“延迟时间”)主要取决于数字滤波器中的抽头数。Σ-Δ型ADC中的数字滤波器可能相当大(数百抽头)因此在多路复用应用中延迟时间可能会变成一个问题因为在切换通道之后必须留出足够的建立时间。如果过采样率为64则理想的二阶系统能够提供约80 dB的SNR这表示有效位数(ENOB)约为13。虽然数字滤波器和抽取器的滤波可以达到任何需要的精度但向外界提供13个以上的二进制位是没有意义的。增加的位不含有用的信号信息并且除非采用后置滤波技术否则将淹没于量化噪声中。通过增加过采样率和/或采用更高阶调制器可以从1位系统获得额外分辨率。记住一个公式具体推到公式见MT-001有兴趣的可以自己推导下MT-001.pdf(206.25 KB, 下载次数: 0)下---------------------作者LiuDW091链接https://bbs.21ic.com/icview-3509502-1-1.html来源21ic.com此文章已获得原创/原创奖标签著作权归21ic所有任何人未经允许禁止转载。