每次上计算机组成原理实验课我最怕看到的场景就是黑板上一道“用Logisim设计四位先行进位加法器”的题下面一片安静。不是大家不努力而是刚在前面用门电路拼完一位全加器紧接着就要搭CLA182这种听起来像芯片型号的东西人的思维还停留在“逐位进位”的惯性里根本不知道从哪根线开始画。我之前调试CLA182四位先行进位电路时也在这上面踩了不少坑所以把这套完整流程整理出来从行波进位为什么会慢到P、G信号怎么定义再到Logisim里一步步怎么画最后附上一份可以直接抄进实验报告的功能测试用例。适合正在做计组实验的本科同学、准备复试想快速捡起加法器原理的人以及想在Logisim里把教材变成真实电路的自学者只要知道与或非门怎么画基本就能跟着搭完。1. 从行波进位到CLA为什么非做先行进位不可1.1 行波进位加法器的延迟瓶颈先回到最基础的一位全加器。输入是A_i、B_i和低位进位C_i输出是本位和S_i以及向高位的进位C_{i1}逻辑关系可以写成S_i A_i ⊕ B_i ⊕ C_iC_{i1} (A_i ⊕ B_i) · C_i A_i · B_i当四个这样的全加器串起来就是最直观的四位行波进位加法器。它的特点是每个全加器的进位输入都由低一位的进位输出提供也就是说第3位的进位必须等第2位算完第2位的进位又必须等第1位算完最后一条关键路径就是“最低位输入 - 逐级进位 - 最高位进位C4”。如果每个门延迟是1个单位从A0/B0到C4大约要经过8到10个门延迟4位加法器还勉强能接受但如果做到32位进位链就要经过30多级延迟直接爆炸。这里可以打一个比方行波进位就像单位盖章你想办一张证明要从一楼开始每一层办公室都等你上一层的章盖完才肯动手你从一楼跑到四楼结果每层都在排队。四位可能无所谓三十多层楼就真的受不了。CPU里加法器是ALU的关键路径加法器延迟直接制约时钟频率所以必须想别的办法。1.2 CLA的核心思路把“进位链”转成“逻辑表达式”能不能不等着低位进位慢慢传上来而是让每一位的进位输出都能直接用最原始的输入A、B、C0算出来可以这就是先行进位也叫声旁进位。我们把进位公式做个变换。定义两个中间信号P_i A_i ⊕ B_i表示“进位传递条件”意思是当P_i为1时低位的进位可以直接穿过第i位传到高位G_i A_i · B_i表示“进位产生条件”意思是当G_i为1时无论低位进位是什么第i位都一定会产生进位。于是进位公式变成C_{i1} G_i P_i · C_i这个式子看起来平淡无奇但它有个巨大的价值可以继续代入展开。把C1代入C2C2代入C3C3代入C4最终得到四位全展开式C1 G0 P0·C0C2 G1 P1·G0 P1·P0·C0C3 G2 P2·G1 P2·P1·G0 P2·P1·P0·C0C4 G3 P3·G2 P3·P2·G1 P3·P2·P1·G0 P3·P2·P1·P0·C0注意这些表达式里每一项都只和原始输入有关没有任何一个进位依赖另一位算出来的进位。所以在硬件上我们可以用一堆与门、或门把这些进位“同时”算出来不需要从低到高一级一级等。这就是先行进位能够降低延迟的根本原因。2. CLA182的核心信号P和G到底代表什么2.1 进位传递P与进位产生G是怎么来的很多同学一开始会卡在“为什么要定义P和G”这个问题上。其实很简单你把一位加法器所有可能情况列出来看A0B0无论低位进位C_i是0还是1本位进位一定为0A1B1无论C_i是0还是1本位进位一定为1A0B1或者A1B0本位进位等于C_i也就是“如果有进位传进来我就把它传上去”。这三种情况里两种能决定进位一种能传递进位。用布尔变量表达就是G_i A_i·B_i表示“一定能产生进位”P_i A_i ⊕ B_i表示“可能传递进位”。有了这两个信号进位公式就变得非常干净G_i表示本地一定产生进位P_i·C_i表示如果进来一个进位且本地允许传递那就把进位传出去两者相或就是最终的进位输出。这里必须提醒一个很容易踩的坑有些教材会把P_i定义成A_i B_i而不是A_i ⊕ B_i。用AB照样能推出行波进位表达式因为当AB1时AB也为1逻辑上确实也能“传递”进位。但问题在于全加器的和输出是S_i A_i ⊕ B_i ⊕ C_i如果你把P_i当成了AB那就不能直接用P_i异或C_i来产生S_i了否则AB1的情况会算错。我建议做Logisim实验时统一用XOR定义P这样P既能参与进位推导又能顺手作为和的中间结果一举两得。2.2 四种进位表达式如何展开展开的过程其实就是反复代入。以C2为例C2 G1 P1·C1把C1 G0 P0·C0代进去就得到G1 P1·G0 P1·P0·C0。以此类推C3、C4也都能全部展开成“与或式”。这个展开式的项数会越来越多C4已经有5个与项最后一个与项P3·P2·P1·P0·C0要连续与4个P和一个C0这就是“扇入”问题也是为什么实际芯片不会无限展开而是采用分组设计。CLAS182这个名字按课程习惯通常对应74LS182这个四组先行进位发生器。它的功能就是在4位一组内部生成C1到C4同时还额外提供两个成组信号G* G3 P3·G2 P3·P2·G1 P3·P2·P1·G0表示这一整组是否“内部产生了进位”P* P3·P2·P1·P0表示这一整组是否“允许进位穿过”。这两个信号现在用不到但如果后面要把多个四位组串起来组成16位加法器G和P就是下一级CLA需要的关键输入。所以搭电路时就算不接出去也建议预留出来以后扩展会省很多事。3. Logisim实操从全加器到CLA1823.1 第一步搭一个带P/G输出的1位全加器打开Logisim之后先不要急着在main里乱画。我习惯先新建一个子电路命名为FA_1bit专门放一位全加器。这样后面顶层连线会非常清爽也方便复用。新建电路在左侧面板空白处右键选择Add Circuit输入名字FA_1bit。放置引脚在左侧Wiring面板里选Pin放三个输入引脚分别命名A、B、C_in再放四个输出引脚分别命名S、C_out、P、G。放置时注意Pin的属性双击引脚后确认方向输入引脚要指向电路内部输出引脚要指向电路外部。如果你发现点输入引脚无法切换0和1大概率是Output属性设反了调一下方向就好。连线方面先放两个门一个XOR门输入接A、B输出就是P A ⊕ B同时把P引出一条线接到P输出引脚一个AND门输入接A、B输出就是G A · B同时把G引到G输出引脚。接着用这个P继续完成求和部分再放一个XOR门输入接P和C_in输出接S这样S A ⊕ B ⊕ C_in逻辑是正确的。进位输出C_out则用两个门实现先放一个AND门输入接P和C_in得到P·C_in再放一个OR门把G和P·C_in接进去输出就是C_out G P·C_in。这里有个细节FA_1bit内部的C_out其实在超前进位加法器里不一定用得到因为最终每一位的进位是由CLA模块统一给的。但保留这个C_out输出有个好处在调试时可以单独测试FA_1bit本身是不是好的还能和CLA生成的进位做对比非常有用。注意P和G这两个信号不能只在FA内部连成“线上线”就结束一定要做成子电路的输出引脚。否则后面顶层要接CLA模块时你根本没有接口把P和G引出去。3.2 第二步搭四位CLA进位生成模块再新建一个子电路命名CLA_4bit。这个模块不需要关心加法器本身它的任务只有一个根据四个P、四个G和一个低位进位C0算出C1、C2、C3、C4以及可选的P*、G*。输入引脚按顺序排好P3、P2、P1、P0 一组G3、G2、G1、G0 一组C0 单独一个。输出引脚先放C1、C2、C3、C4Pstar、Gstar。接下来就是照搬展开式画逻辑门。我建议画之前在纸上先把式子列清楚C1 G0 P0·C0C2 G1 P1·G0 P1·P0·C0C3 G2 P2·G1 P2·P1·G0 P2·P1·P0·C0C4 G3 P3·G2 P3·P2·G1 P3·P2·P1·G0 P3·P2·P1·P0·C0画C1最简单放一个AND门输入P0和C0再放一个OR门输入G0和这个AND的输出OR的输出就是C1。画C2时需要先做两个AND项P1·G0、P1·P0·C0然后再用一个三输入OR门把G1和这两个AND项合并。如果你用的Logisim版本里没有三输入OR就用两个OR门串联效果完全一样。C3和C4也是这样一层层做上去。到C4时OR门的输入会比较多有5项你可以直接放一个多输入OR门或者用多个OR门分段合并。建议保持输入顺序从左到右、从低位到高位这样检查线路时容易对照公式。成组信号Gstar和Pstar最后加Pstar P3 AND P2 AND P1 AND P0用一个四输入AND门Gstar G3 P3·G2 P3·P2·G1 P3·P2·P1·G0其中P3·P2·G1、P3·P2·P1·G0这些与项如果你在C3、C4里已经算过可以复用同一根线不用重复画门。这里我实操时有一个心得门一多Logisim里的线就会像迷宫。不要想把所有连线一步到位我的做法是“先归类再连线”先把所有与项按“用到哪些信号”分好每个与门输出单独拉一小段线然后在OR门附近汇总。这种层层递进的方式看着规范出错了也容易定位。3.3 第三步顶层连线把进位真正送到每一位新建顶层电路可以叫main也可以叫adder_4bit_cla。现在你要做的是把四个FA_1bit和一个CLA_4bit合到一起组成完整的四位先行进位加法器。顶层布局建议左边放外部输入引脚A3、A2、A1、A0B3、B2、B1、B0以及C0中间放四个FA_1bit编号0到3低位放右边还是左边看个人习惯但必须保持一致我习惯最低位放最右中间偏上放CLA_4bit让四个FA输出的P和G都能方便地往上汇聚右边放外部输出引脚S3、S2、S1、S0以及进位输出C4。连线顺序是把A0、B0、C0接给FA0把A1、B1接给FA1依次类推。注意每一位的进位输入C_i不是接前一个FA的C_out而是接CLA对应输出的进位信号。把FA0的P0、G0FA1的P1、G1FA2的P2、G2FA3的P3、G3分别接到CLA_4bit的对应输入。把CLA_4bit输出的C1接到FA1的进位输入C2接到FA2的进位输入C3接到FA3的进位输入。最低位FA0的进位输入直接接外部C0。CLA_4bit输出的C4作为整个加法器的进位输出接一个输出引脚或探针。每个FA的S_i接出去作为加法器结果。注意很多同学在顶层连线时习惯把FA0的C_out接到FA1的C_in、FA1的C_out接到FA2的C_in这样确实也能出正确结果但那就成了行波进位加法器先行进位等于白做。正确做法是让CLA统一生成所有进位各FA的C_out悬空不用即可。我建议在顶层为CLA_4bit的C1、C2、C3、C4都再接一组调试用探针或LED而不是只接最终的C4。这样做的好处是测试时可以直观看清“进位到底是不是并行算出来的”一旦结果不对也能立刻定位是哪一个进位项出了问题。3.4 补充先用组合逻辑分析验证Logisim自带一个很实用的功能在菜单栏里找Project - Analyze Circuit中文版可能是“分析电路”。打开后它会把当前子电路识别成组合逻辑电路自动列出真值表、逻辑表达式。我搭完CLA_4bit之后会先用这个功能检查一遍如果分析结果里C1、C2、C3、C4的表达式和你手写的展开式一致说明门和连线基本没问题如果出现X或者错误提示通常是引脚类型不对、某些输入端悬空或者不小心出现了反馈回路。这个功能特别适合在手动测试之前做一次“静态检查”能帮你省掉大量重复点输入的时间。不过要注意Analyze Circuit针对的是组合逻辑小块对于顶层四个FA和一个CLA整体也能分析但因为输入有9个A3..A0、B3..B0、C0真值表会有512行看起来不方便所以我还是建议只对CLA_4bit做分析。4. 完整测试用例怎么验证电路是对的4.1 测试用例设计思路测组合逻辑电路很多人习惯随便点几个输入看到输出差不多对就收工。这样做容易漏问题尤其是超前进位电路最关键的其实是进位关系而不只是最终的和。如果S0正确、S3错误那多半是某一位的进位信号接错了如果是C4一直为0那可能是CLA的C4输出没有真正引到外部。我建议测试分两层第一层测CLA_4bit本身。把P0-P3、G0-G3、C0设成特定组合观察C1-C4是否符合展开式。这相当于单元测试能快速定位进位模块的逻辑问题。第二层测顶层四位加法器。针对不同的A、B、C0组合检查S3..S0和C4是不是等于“ABC0”的真实结果。正式测试用例面向顶层但排查问题时先回到子电路层。下面的用例表是以顶层加法器为对象的适合直接写进实验报告。4.2 核心测试用例清单测试编号输入A3..A0输入B3..B0C0预期S3..S0预期C4覆盖意图TC0100000000000000全零基础用例验证无进位时输出全0TC0200000000100010只有C0生效时最低位加1TC0300000001000010简单单bit加法TC0400010001000100最低位产生进位送到第1位TC0500100011001010多位普通加法不含全局进位TC0601110001010000连续进位链从第0位传到第3位TC0711110001000001溢出边界S全0但C4为1TC0811111111011101两个最大4位数相加结果为30TC0911111111111111两个最大4位数再加1结果为31TC1010100101011110A与B按位互补结果为全1TC1101010101110110奇数加奇数再加1高位结果递增TC1210010110100001结果恰好为16S全0并产生进位这里每一条我都在Logisim里实际点过一遍。特别提醒TC08很多人会误算成S全1其实1111代表1515加15等于30二进制是11110四位和是1110进位是1所以S3..S0应该是1110而不是1111。这种边界值用例最容易暴露对“溢出后和是什么”的错误理解。4.3 手工验证步骤在Logisim里手工测试时我习惯按下面的流程走先把所有输入Pin通过点击切换成用例给出的0/1组合观察S3..S0对应的输出Pin以及探针上的C4和表格预期值比对记录PASS或FAIL如果失败优先看CLA_4bit的C1、C2、C3、C4探针判断是哪一级进位出错全部用例通过后再随机点几个非边界的数做一次“模糊测试”比如57、113、132心里快速算一遍结果看电路输出是否一致。有一点要注意Logisim默认每个Pin点击就会切换状态但如果你开着门延迟模拟输出可能需要经过一小段时间才稳定视觉上可能看到瞬时跳变这正常。想看得更清楚可以在Simulate菜单里开启或关闭延迟模拟或者直接在电路里加一个时钟控制的寄存器不过那属于时序电路的范围组合逻辑验证不需要那么复杂。5. 常见问题与排查技巧5.1 Logisim里面常踩的坑这段时间见过太多同学在同样几个地方卡住我把高频问题整理成一张表对着排查会快很多。现象可能原因排查与解决办法输出引脚显示红色X或高阻Z输入悬空、位宽不匹配或引脚的Output属性设置错把所有Pin位宽设为1检查每个输入是否都接上了信号源S结果正确但C4始终为0CLA模块的C4没有接到外部输出或C4表达式缺项直接看CLA_4bit内部C4引脚手动测G31时C4是否为1每一位S都不对FA的P信号误用了AB定义导致S P XOR C_in出错改成P A XOR B重新连接结果整体顺序颠倒高位和低位接反统一规定A3是最高位放最左从最高位开始接线某根信号线变成黄色一个节点有多个信号驱动发生冲突检查是否把同一个FA的C_out接到了两个地方或重复放置了输出引脚运行Analyze Circuit时报错电路存在反馈或悬空输入按错误提示逐条高亮检查常见于Pin方向设置反了最典型的接线错误是“把FA的C_out又接到CLA模块的C_in”这样会形成环路导致Logisim报错或者输出变成X。记住在超前进位结构里每一位的进位输入统一由CLA提供FA自带的C_out只是调试用的。5.2 逻辑错误怎么看如果用例表测下来发现只是某一位错比如S0、S1、S2都对但S3不对那么范围就非常明确了重点关注C3那一路。先看CLA_4bit输出的C3是不是正确再看它有没有接到FA3的进位输入最后看FA3内部的S P3 XOR C3这条链路。如果C1、C2、C3都正确但C4错误那问题几乎一定出在CLA_4bit的C4那组与或门里。可以手写计算一下在用例对应的输入下G3、P3·G2、P3·P2·G1、P3·P2·P1·G0、P3·P2·P1·P0·C0这五项分别是什么值再到电路里逐项找对应AND门输出对比哪个节点的值和预期不符。这个方法虽然笨但在Logisim这种可视化环境里特别有效能快速把可疑范围缩小到一个门。另外推荐一个习惯在最终交实验报告前先保存一份.sim文件然后再动手改电路。Logisim没有正式的版本管理但如果改着改着发现越改越乱至少能回退到保存过的版本。这种“手动版本管理”虽然原始却能救命。6. 做完之后还能怎么玩从四位到32位的扩展6.1 组间串行进位与组间先行进位四位加法器做完很多课程实验就收工了。但心里如果只停在这里会错过CLA设计里最精彩的一部分怎么用多个四位组拼出更多位数的加法器。第一种方案是组间串行。把四个CLA182组串起来前一个组的C4接到后一个组的C0形成16位加法器。这种方式实现简单但组间仍然存在逐级传递延迟大约是四位CLA内部延迟乘以组数。和32位行波进位比当然是快很多可还不够极致。第二种方案是组间并行。每个四位CLA都能输出P和G你完全可以把这4个组看成一个“四位超级加法器”里的四个位再用一个第二级CLA去处理P和G一次性生成4个组间进位。这样一来16位加法器只需要两级先行进位第一级在每个四位组内部并行产生进位第二级在组间并行产生进位。延迟大幅降低这也是教材里“16位先行进位加法器”的结构来源。我建议学有余力的人把16位版本做出来对“层次化设计”的感觉会完全不一样。6.2 扩展到8位、16位、32位实验思路做8位加法器可以简单点用两个CLA182组串行就行课程验证完全够。做16位加法器推荐用4个CLA182加上一个第二级CLA这时候如果没有保留Pstar、Gstar输出就得回头改子电路补上所以前面我反复强调这两个信号要提前留好。32位则可以按4个8位组或者16个四位组再做两层CLA不过门扇入会越来越大实际工程里不会无限展开而是会引入进位选择加法器、树形加法器这类更先进的思路。我自己带实验时经常说加法器这一节最重要的不是背公式而是理解“把关键路径拆开”的思维方式。CLA把长的进位链拆成“每四位一组组内并行组间再并行”这种分组思想在乘除法器设计、多周期CPU控制信号生成里都会反复出现。你在Logisim里亲手多画几次后面看MIPS CPU实验中那些复杂的控制逻辑时就不会觉得那么突兀了。最后再分享一个个人习惯我每次做Logisim实验都会特意留出半小时专门给连线问题因为这类工具最大的成本从来不是逻辑思考而是“找线”。搭CLA182的时候老老实实先建FA_1bit和CLA_4bit子电路再回到顶层连线不要试图在一个平面上用门和表层电路把整个加法器硬画出来。只要你把子电路结构理清楚测试时把C1到C4全部拉出来看一遍实验报告基本一遍就能过。