Chiplet 技术的基础在一个“没有对应专业名称、但岗位真实存在”的交叉地带。一、它是什么专业的内容这类 die-to-dieD2D互连协议的设计本质是四个学科拼起来的一层没有哪个单一专业完全覆盖1. 计算机体系结构协议层/一致性层CHI-C2C 最典型它是 Arm AMBA CHICoherent Hub Interface缓存一致性协议向片间的扩展核心知识是缓存一致性协议、NoC、QoS、流量控制——这是纯体系结构的东西。UCIe 的协议层直接复用 PCIe/CXL也需要懂 PCIe 事务层、CXL.cache/mem 语义。对应课程/方向计算机体系结构、多核一致性、片上网络。2. 集成电路设计 / 微电子逻辑层D2D Adapter 层CRC 校验、重传、链路状态机、flit 打包、RTL 实现、时序收敛这是数字 IC 前端工程师的活。对应方向数字集成电路设计、VLSI。3. 高速互连 / 信号完整性PHY 层UCIe PHY、NV-HBI 这类并行源同步接口forwarded clock、单端、多通道以及 SerDes 类接口CEI-112G 等涉及信道建模、时钟转发与校准DCDL、PI、DCC、均衡、抖动、SI/PI 仿真。对应方向高速电路设计、信号完整性、模拟/混合信号 IC——传统上属于通信工程或微电子的高速 I/O 方向。值得一提的是chiplet 并行接口刻意压低单线速率如 32 Gbps 以下靠海量并行走线换取 1 pJ/bit 的能效绕开 CTLE/CDR 等高功耗模块思路和板级 SerDes 很不一样。4. 先进封装物理实现层bump pitch、interposer2.5D、EMIB/CoWoS/Foveros、RDL 走线、shoreline 带宽密度——PHY 的微凸点阵列布局直接由封装决定属于“封装-芯片协同设计”。对应方向电子封装、微电子制造。一句话总结对口专业是“集成电路设计微电子 计算机体系结构”岗位名称通常是“互连 IP 设计工程师 / D2D PHY 工程师 / 一致性协议工程师”PHY 部分则是高速 I/O/SerDes 背景的人在做。NVIDIA 的 NV-HBI 是私有协议用于 NVLink-C2C 相关场景不公开只能从公开的 UCIe、BoW、AIB、OpenHBI 等标准反推设计范式。二、有系统的教材体系吗没有。这个领域 2019–2022 年才随 UCIe 联盟成立而标准化目前不存在“芯粒互连教科书”知识散落在三类来源里需要自学拼装① 标准规范本身最权威的一手教材UCIe Specification1.0/1.1/2.0官网免费注册下载——从 PHY 电气参数到协议栈定义完整Arm AMBA CHI Architecture Specification含 C2C 相关内容OCP BoW、Intel AIB/OpenHBI、IEEE 18383D 测试访问等② 基础学科的成熟教材打地基用一致性协议Sorin et al.,A Primer on Memory Consistency and Cache CoherenceDaniel Lenoski 的 SGI Origin 论文互连网络Dally Towles,Principles and Practices of Interconnection NetworksDally Poulton,Digital Systems Engineering高速 I/O 经典信号完整性Bogatin,Signal Integrity – SimplifiedHall Heck,Advanced Signal Integrity for High-Speed Digital DesignsPCIe/CXL规范文档 MindShare 系列教材③ 综述、白皮书和会议论文补最新进展中文入门推荐中科院计算所的《集成芯片与芯粒技术白皮书》和 Ma et al. 的综述Survey on Chiplets: Interface, Interconnect and Integration MethodologyCCF THPC, 2022对 AIB/BoW/UCIe 的演进脉络梳理得很清楚会议Hot Chips、ISSCCPHY 电路实现、ECTC封装、Hot Interconnects、DAC/ISCA体系结构建议的学习路径按依赖关系排数字 IC 基础 → 计算机体系结构一致性、NoC→ PCIe/CXL 协议 → 高速接口与信号完整性 → UCIe 规范精读PHY → Adapter → Protocol 三层自下而上→ 跟进 Hot Chips/ISSCC 的工业界实现论文。封装知识只需到“能读懂 interposer/凸点约束对 PHY 布局的影响”的程度除非你要做封装协同设计。如果你是在校生选方向报“集成电路科学与工程”或“计算机系统结构”都可以切入差别在于是从 PHY 电路往上走还是从协议体系结构往下走——两者在 D2D Adapter 层会师那一层也是目前人才最稀缺的位置。2. 各个协议介绍2.1.1. OpenHBI 来历与定位OpenHBIOpen High Bandwidth Interface是Intel 贡献给 OCPOpen Compute Project旗下 ODSAOpen Domain-Specific Architecture工作组的开源 die-to-die 并行接口标准。它最鲜明的特点是技术血统直接源自 HBM 内存接口——Intel 把 HBM PHY 那套已经大规模验证过的电路范式单端数据 差分选通 strobe、源同步、海量并行短连线移植到逻辑芯粒互连场景目标是给多 die 系统提供接近单芯片内互连的带宽密度和能效。这背后有个很聪明的工程逻辑HBM PHY 在 DRAM 生态里已经是成熟 IP各家 DRAM 厂都有现成实现逻辑芯粒侧如果也用同一套 PHY 风格逻辑对逻辑和逻辑对内存memory chiplet两类互连就能共用技术底座生态成本最低。OpenHBI 技术架构按 ODSA 的对比材料OpenHBI材料中称 HBI v1.1的关键特征是信号方式单端数据Single-Ended差分选通Differential Strobe而非差分数据——这是它区别于 SerDes差分 PAM4和普通单端接口的标志性设计抗共模噪声能力更好时钟Forwarded Clock Strobe转发时钟免 CDR延迟低PMA 延迟 5 ns规模粒度一个 macro 含641024 bit单 macro 聚合带宽可达 4 TbpsTxRx信道容忍度Nyquist 处插入损耗 ❤️ dB16 GHz——因为走线极短微凸点直连信道条件温和不需要复杂均衡。OpenHBI 版本演进Synopsys 的梳理给出了三代对比版本单线速率Bump 间距能效边缘密度OpenHBI 1.08 Gbps40 µm0.4 pJ/bit2.29 Tbps/mmOpenHBI 2.012–16 Gbps40 µm0.5 pJ/bit3.34 Tbps/mmOpenHBI-L面向有机基板的低成本变体放宽凸点/走线密度要求在同时代的并行 D2D 标准中OpenHBI 的边缘带宽密度是最高的一档适合两 die 之间要搬天量数据的场景。OpenHBI 现状评价需要坦率地说OpenHBI 是 UCIe 诞生之前各厂并行接口混战时期的重要候选2022 年 UCIe 成立后UCIe Advanced Package 档位的指标与 OpenHBI 高度重叠产业界的标准化努力明显向 UCIe 收敛OpenHBI 的推进节奏放缓。但作为学习对象它价值很高——它是最纯粹地展示了HBM 式并行源同步接口如何做成通用 D2D 标准的范本。2.2. 其他协议方向介绍Intel AIBAdvanced Interface BusAIB 是这一系列标准的祖师爷历史意义大于现实意义Intel 为自家 EMIB 封装开发的 D2D 接口最早用在 Stratix 10 FPGAFPGA 收发器 tile 架构上2019 年捐给 Linux 基金会旗下的CHIPS Alliance开源免版税它也被 DARPA 的 CHIPS 项目Common Heterogeneous Integration and IP Reuse Strategies采用AIB 1.02 Gbps/线、55 µm 凸点间距、0.85 pJ/bitAIB 2.0 提升到 6.4 Gbps/线、55/45/36 µm 可选、0.5 pJ/bit边缘带宽密度约为 1.0 的六倍以上同样有面向有机基板的 AIB 2.1 (Laminate) 变体。总结AIB 证明了并行 D2D 接口可以开源化这条路走得通直接启发了后面的 OpenHBI 和 BoW。OCP BoWBunch of Wires2018 年由 Ramin Farjadrad后来创立 Eliyan向 OCP ODSA 提出成为 OCP 的多 die 互连规范与 OpenHBI 最大的路线差异BoW 明确把标准有机基板封装当一等公民不强制硅 interposer/桥。初始规范单线 2–16 Gbps、130 µm 凸点间距即可跑分 BoW-Basic高级封装/C4、BoW-Fast、BoW-Turbo 等档位BoW 2.02023把单线速率翻倍到 32 Gbps并支持 lane 方向可配置Eliyan 用 5nm 测试芯片演示了首个符合 BoW 2.0 的硅片130 µm 间距下做到 40 Gbps/bump、2 Tbps/mm后续 BoW 2.1 增加了面向内存 chiplet 连接的 Memory Addendum。一句话BoW 的赌注是便宜——用成熟封装换取 chiplet 生态的普及技术灵魂是干扰消除interference cancellation电路让单端信号在劣质信道上也能跑高速。IEEE 1838这个不是互连协议而是测试标准放在这里是因为它属于 chiplet 标准拼图的另一块全称IEEE Std 1838-2019, Standard for Test Access Architecture for Three-Dimensional Stacked Integrated Circuits2019 年 11 月批准由 imec 发起推动核心思想是die-centric每颗 die 各自带上标准化的测试访问硬件PTAP 主测试端口、STAP 次级测试端口、DWR die 包装寄存器、可选的 FPP 灵活并行端口多颗合规 die 堆叠起来后自然涌现出一个栈级测试架构覆盖 pre-bond堆叠前、mid-bond部分堆叠、post-bond完整堆叠各测试阶段主要针对 TSV 互连与 IEEE 1149.1JTAG、1500核测试 wrapper、1687IJTAG协同工作是JTAG 家族向三维延伸的那一层。它解决的问题是chiplet 市场里 die 来自不同厂商封装成一颗芯片后测试激励如何从封装引脚穿过底层 die 送到上层 die——没有它买别人芯粒来封装就无法保证可测性。总结标准主导方类型单线速率凸点间距能效现状定位AIB 1.0/2.0Intel → CHIPS Alliance并行 D2D PHY2→6.4 Gbps55/45/36 µm0.85→0.5 pJ/bit历史奠基Intel FPGA 在用OpenHBIIntel → OCP ODSA并行 D2D PHYHBM 血统8→16 Gbps40 µm~0.4–0.5 pJ/bit边缘密度标杆后被 UCIe 分流BoW 1.0/2.0Eliyan → OCP ODSA并行 D2D PHY2–16→32 Gbps130 µm标准封装~0.5 pJ/bit主打低成本有机基板IEEE 1838IEEEimec 发起3D 堆叠测试架构—非数据接口——chiplet 可测性的基础设施从演进脉络看这四者正好拼出 chiplet 标准化的完整图景AIB 开源破冰 → OpenHBI/BoW 分别探索高密度和低成本两条路线 → UCIe 统一收敛而 IEEE 1838 在旁解决封装后怎么测的问题。精读顺序建议AIB specGitHub 免费结构最简单→ OpenHBI spec理解 HBM 式差分 strobe 设计→ BoW 2.0 spec理解信道受限时的取舍→ 1838做 DFT 时再看。