简介基于STM32与FPGA的数字频率计完整工程源码面向电子工程师、嵌入式学习者和FPGA开发者解决高精度频率测量、信号整形与多通道并行采集问题。压缩包共345个文件约8.53MB以C/H源码、硬件描述文件、工程配置文件为主附带仿真报告、烧录文件和说明文档。系统由STM32微控制器负责定时器捕获、频率计算和串口数据显示FPGA完成输入信号边沿检测、分频与多通道扩展源码按微控制器固件与FPGA逻辑清晰分层覆盖主程序、初始化模块、通信模块和时序设计可直接在开发环境编译、综合并下载到目标板。对于课程设计、毕业设计或工程预研这份压缩包提供了可直接参考的完整方案已有463人学习参考能帮助理解微控制器与可编程逻辑器件协同工作的典型流程。1. 从“测频率”到“测时间”STM32FPGA数字频率计到底解决什么问题做嵌入式开发的人拿到“基于STM32和FPGA的数字频率计源码.zip”这类工程第一反应多半是STM32自带定时器输入捕获为什么还要外挂FPGA直接测频不行吗答案是行但只能测低频和窄范围信号。传统定时器计数受限于时钟频率和捕获中断延迟测高频信号时1Hz的误差都可能被放大到不可接受而纯硬件计数器方案又缺乏灵活性和人机交互能力。把两者拼在一起本质上是把FPGA当成“精密测量前端”把STM32当成“计算与显示内核”形成一套能覆盖从mHz到百MHz量级、且支持等精度测量的通用数字频率计。这个架构在实验室仪器、工业产线频率校准、通信设备调试里都很常见也是很多本科毕设和竞赛项目的经典选题。需要注意的是这类源码包的代码结构通常比较老近几年主线已经转向使用FPGA的TDC时间数字转换直方图法测周期抖动但仍不影响这个标题背后的经典方法论值得拆开讲透。适合的人群是正在做仪器仪表、信号采集类项目或者想把手头STM32工程升级到FPGA异构方案的开发者。2. 数字频率计的实现原理三种测量方法为什么只有“等精度”能通吃2.1 直接测频法与周期测频法的局限直接测频法的思路很简单在固定闸门时间T内对输入信号计数频率f N / T。当信号频率高于闸门计数分辨率时这种方法精度尚可但信号频率降低时一个闸门内可能只捕获到个位数个脉冲误差直接飙升。举个例子拿100MHz的参考时钟去测1kHz的信号闸门1秒只能数到1000个脉冲最后一位本身就有±1的量化误差换算成相对误差就是0.1%对于频率计来说这种精度基本不可用。反过来周期测频法是测输入信号一个完整周期内包含了多少个标准时钟脉冲f f_clk / M。这种方法适合低频信号因为低频信号周期长里能塞进去的标准钟脉冲多测量精度自然上去了。但它有个致命伤高频信号一个周期只有纳秒级宽度可能根本来不及容纳足够的时钟脉冲精度同样受限于量化误差。上面两种方法本质上都是在“计数”而计数的量化误差是±1个脉冲这个误差对两种方法的意义完全不同。所以实际工程里低频用测周法、高频用测频法中间要设切换阈值还要做数据融合。这种做法在单片机上实现很简单但测量范围窄、切换阈值附近容易颤动精度天花板明显。遇到需要宽范围、高一致性的频率计必须换思路。2.2 等精度测量法的核心让±1误差变成“相对误差恒定”等精度测量法也叫多周期同步测量法解决的是“量化误差随频率波动”的问题。它的原理不是去数输入信号有多少个脉冲而是先打开一个“预闸门”然后在预闸门之后等输入信号的第一个上升沿到来才真正开始计数预闸门结束之后同样等下一个上升沿到来才停止计数。这样实际测量时间严格等于输入信号的整数个周期不再受预闸门位置的随机性影响。在这个“真实闸门”内对输入信号计数得到N_x同时对标准参考时钟计数得到N_s。被测频率f_x满足f_x (N_x / N_s) * f_s其中f_s是标准参考时钟频率。这个公式的关键点在于N_x因为没有截断是精确的N_s的±1误差决定了整体相对误差恒定为1/N_s即约等于1 / (f_s * T_gate)。也就是说只要参考时钟频率和闸门时间恒定相对误差就不随输入频率变化。这比算法层面硬切换、做分段补偿可靠得多因为它把误差来源从“信号好不好测”转移到了“参考钟够不够准”。等精度测量对STM32这类MCU来说实现起来很别扭因为真正的“闸门”需要硬件产生软件中断延迟在微秒级会导致闸门边缘和被测信号上升沿之间错位几微秒这个误差会直接进入计数结果。FPGA的强项恰恰在硬件时序控制它可以精确地同步门控信号和输入信号把边界抖动控制在纳秒级。2.3 FPGA在这里的角色门控同步、计数、数据锁存把等精度测量的逻辑落到FPGA里通常划分为三部分。第一是门控逻辑由预闸门信号和输入信号的上升沿共同产生实际测量闸门第二是双计数器一个对被测信号计数一个对参考时钟计数第三是数据锁存与总线输出测量完成后把N_x和N_s锁存到寄存器供STM32通过并口或SPI/FMC读取。老式设计里STS2C372这类专用频率计芯片能完成这个工作但FPGA做这件事更划算通道数可扩、门控时间可调、计数位宽可配。而且FPGA内部的结构天然是并行流水线双计数器同时跑不会出现MCU里两个定时器因中断错位而不同步的问题。很多人问为什么一定要FPGA不用CPLD延时、逻辑资源、内部PLL不是主要矛盾真正的分水岭是FPGA可以内嵌FIFO做连续测量数据缓存还能同时做多通道测量和TDC扩展。这些后续再说当前只需要理解频率计的“测准”是FPGA的活儿“测后处理”是STM32的活儿。3. 硬件方案怎么选STM32与FPGA的接口、时钟和资源分配3.1 常见架构对比FMC总线、SPI、并口直连STM32和FPGA的通信接口最常用的有三种不同组合对应不同档次的频率计设计。第一种是SPI接口STM32的硬件SPI作为主机FPGA作为从机通过寄存器读写数据和状态。这种方案连线少4根线适合低速、低成本的毕设级方案波特率上限一般在10Mbps左右读取一次测量结果需要传两三个32位寄存器每次测量耗时几百微秒对刷新率要求不高时完全够用。第二种是8位或16位并口直连用STM32的FSMC或FMC总线映射到FPGA内部寄存器地址读写像操作SRAM一样快单次读操作在几十纳秒完成适合追求测量刷新率的场合。第三种是STM32H7系列支持的FMC接口配FPGA作为内存映射从设备本质和并口直连类似但能利用Burst模式批量搬数据多通道测量场景下优势明显。如果手头的源码包是STM32F103级别的老工程大概率是SPI方案如果是STM32H743级别的高端工程更可能走FMC。这里的关键问题是STM32的FMC使用需要配置地址建立时间、地址保持时间、数据建立时间等时序参数而FPGA端的时序仿真和STA必须和这些参数对应上否则会出现“读10次偶尔错1次”的隐性Bug。调试这类问题没有捷径用逻辑分析仪或ILA抓FPGA一侧的总线时序对照STM32的FMC时序图逐项比对。3.2 时钟树设计参考钟、系统钟、输入信号调理数字频率计的“尺子”就是参考时钟它的温漂和短稳直接决定测量结果可信度。常见做法是用板上50MHz温补晶振TCXO给FPGA提供参考钟FPGA内部PLL倍频到100MHz或200MHz作为系统时钟。值得注意的细节是给计数器使用的参考时钟应该走专用的全局时钟网络不要从普通IO绕进去否则时钟偏斜会直接恶化计数器的精度。另外如果FPGA内部PLL对参考钟做了倍频倍频后的抖动指标也要评估。普通有源晶振的相噪和抖动在多数场合够用但要做到±1ppm以内的高精度频率计时就要考虑用恒温晶振OCXO或者外部高稳时钟源输入这通常不是源码工程能解决的问题而是硬件选型的差异。输入信号调理是另一个经常被忽视的环节。数字频率计不是直接把信号进FPGA的IO就行的幅值过低、边沿过缓、电平不兼容都会导致FPGA采不到正确的边沿进而让计数器产生大量错误脉冲。常规做法是先经过高速比较器整形比如用TLV3501这类器件把正弦波、三角波变成方波再送入FPGA。如果输入信号范围很宽前端还要加限幅保护和可调增益衰减网络。FPGA内部对已经整形好的信号可以加一个简单的施密特触发器IBUF 内部上拉/下拉配置做二次滤波但不能指望FPGA内部逻辑来修正输入信号质量问题。3.3 FPGA资源与引脚分配计数器位宽、IO口电压域计数器位宽的选择是工程权衡。设参考时钟频率为f_s 100MHz闸门时间T_gate 1s那么N_s最大值为1e8二进制表示需要27位如果测量时间做到10s就需要30位。等精度测量的公式要求N_s不能溢出所以计数器位宽必须按最大测量时间计算不能只按默认闸门算。常见的做法是FPGA内部设计32位计数器这样即使闸门时间做到10s、参考钟100MHz也不会溢出留给STM32的数据是64位两个32位一次读数需要传8个字节。IO电压域的选择要特别注意。STM32F103的IO电压是3.3VFPGA如果是Xilinx Artix-7或Intel Cyclone VBank电压可以配3.3V也可以配2.5V。如果两边都工作在3.3V直连没问题如果FPGA核心电压是1.0V、IO电压1.8V/2.5V和STM32之间就要加电平转换或选择兼容电压的Bank。源码工程里如果包含引脚约束文件UCF/XDC/Pin Planner第一步不是去看逻辑代码而是核对引脚分配和电压约束是否和自己手上的板卡一致。很多“跑不通”的源码包问题根源就在引脚约束和硬件不匹配。4. FPGA侧实现等精度测频的RTL设计、参数和仿真验证4.1 顶层模块划分与寄存器映射表把这套逻辑写成可综合的Verilog顶层大致这样划分top_frequency_meter ├── clk_gen (PLL配置) ├── gate_ctrl (门控同步逻辑) ├── counter_x (被测信号计数) ├── counter_s (参考时钟计数) ├── latch_reg (测量结果锁存) └── reg_bus (寄存器读写接口)和STM32的寄存器映射表一般设计如下这一步就是在写源码工程时最需要花时间对齐的部分因为后续调试全靠它寄存器偏移 | 名称 | 方向 | 说明 0x00 | CTRL | W | 启动测量、清空计数器、配置闸门时间 0x04 | STATUS | R | 忙/完成标志数据有效位 0x08 | CNT_X_L | R | 被测信号计数值低32位 0x0C | CNT_X_H | R | 被测信号计数值高32位 0x10 | CNT_S_L | R | 参考时钟计数值低32位 0x14 | CNT_S_H | R | 参考时钟计数值高32位 0x18 | GATE_CFG | W | 设置预闸门周期单位ms这个表的核心思路是“启动即锁存读走不阻塞”。STM32先写CTRLFPGA收到后执行一次测量完成后把结果锁存然后拉高STATUS的中断或标志位。STM32在中断里连续读CNT_X和CNT_S在软件层做除法计算频率。4.2 核心RTL代码门控同步和双计数器以下是一段经过简化但可直接综合的核心逻辑展示了门控同步和双计数器的实现方法module equal_precision_counter #( parameter CNT_WIDTH 32 ) ( input wire clk_ref, // 参考时钟例如 100MHz input wire rst_n, input wire sig_in, // 整形后的被测方波信号 input wire start_pulse, // 软件写CTRL寄存器触发的一次启动脉冲 output reg busy, output reg valid, output reg [CNT_WIDTH-1:0] cnt_x, output reg [CNT_WIDTH-1:0] cnt_s ); // 预闸门计数默认 100_000_000 对应 1s 100MHz localparam GATE_MAX 32d100_000_000; reg [CNT_WIDTH-1:0] pre_gate_cnt; reg pre_gate; reg gate_en; reg [CNT_WIDTH-1:0] cnt_x_tmp; reg [CNT_WIDTH-1:0] cnt_s_tmp; // 预闸门生成 always (posedge clk_ref or negedge rst_n) begin if (!rst_n) begin pre_gate_cnt 32d0; pre_gate 1b0; end else if (start_pulse) begin pre_gate_cnt 32d0; pre_gate 1b1; end else if (pre_gate) begin if (pre_gate_cnt GATE_MAX - 1) begin pre_gate_cnt 32d0; pre_gate 1b0; end else begin pre_gate_cnt pre_gate_cnt 1b1; end end end // 实际测量闸门预闸门开启后等被测信号上升沿时同步置位 reg sig_in_d; always (posedge clk_ref or negedge rst_n) begin if (!rst_n) begin sig_in_d 1b0; end else begin sig_in_d sig_in; end end wire sig_rEdge sig_in ~sig_in_d; always (posedge clk_ref or negedge rst_n) begin if (!rst_n) begin gate_en 1b0; end else if (start_pulse) begin gate_en 1b0; // 等边沿再打开 end else if (pre_gate sig_rEdge !gate_en) begin gate_en 1b1; end else if (!pre_gate sig_rEdge gate_en) begin gate_en 1b0; // 预闸门结束后等一个边沿再关闭 end end // 双计数器gate_en高电平期间同时工作 always (posedge clk_ref or negedge rst_n) begin if (!rst_n) begin cnt_x_tmp 32d0; cnt_s_tmp 32d0; end else if (!gate_en) begin cnt_x_tmp 32d0; cnt_s_tmp 32d0; end else begin cnt_s_tmp cnt_s_tmp 1b1; if (sig_in) cnt_x_tmp cnt_x_tmp 1b1; end end // 测量完成 —— 在gate_en下降沿锁存 always (posedge clk_ref or negedge rst_n) begin if (!rst_n) begin cnt_x 32d0; cnt_s 32d0; valid 1b0; busy 1b0; end else if (gate_en) begin busy 1b1; valid 1b0; end else begin if (busy) begin cnt_x cnt_x_tmp; cnt_s cnt_s_tmp; valid 1b1; end busy 1b0; end end endmodule逻辑说明上面的代码里sig_in_d是对输入信号做的单级同步主要用来消除跨时钟域的亚稳态风险sig_rEdge通过当前值和上一拍值相与产生上升沿脉冲。gate_en是关键信号它确保实际闸门总是与输入信号边沿对齐。计数器部分需要注意cnt_x的递增条件用的是sig_in电平而不是sig_rEdge因为需要统计整个门内的高电平数量而边沿脉冲只能代表一个时钟周期。如果要测占空比或脉宽才需要额外捕获高低电平持续时间这里只测频率电平计数就足够了。参数说明GATE_MAX设置为100_000_000意味着预闸门1秒配合100MHz参考钟能拿到10^8量级的cnt_s此时相对误差约1e-8。如果STM32端需要更快的刷新率可以把GATE_MAX改小到10_000_000100ms闸门误差相应变为1e-7这个参数是“精度与刷新率”之间的直接旋钮。start_pulse应该是一个单周期高电平脉冲而不是电平信号。如果STM32误把它配成持续高电平pre_gate会被反复触发测量状态机会陷入混乱这是最常见的对接失误。4.3 仿真验证与上板实测时钟激励和ILA抓波形写完RTL先跑仿真这是必须做的一步。等精度测频的仿真激励里需要人为设置一个“坏信号”频率刚好在预闸门边沿附近、相位随机这样才能看出门控同步到底有没有正确对齐。下面是一个简单的激励脚本片段module tb_freq_meter; reg clk_ref 0; reg rst_n 0; reg sig_in 0; reg start_pulse 0; wire [31:0] cnt_x; wire [31:0] cnt_s; wire valid; always #5 clk_ref ~clk_ref; // 100MHz // 被测信号25.6MHz周期约39.0625ns always #19.53125 sig_in ~sig_in; initial begin rst_n 0; #100; rst_n 1; (posedge clk_ref); start_pulse 1; (posedge clk_ref); start_pulse 0; wait(valid 1); $display(cnt_x %0d, cnt_s %0d, freq %0d Hz, cnt_x, cnt_s, (cnt_x * 100_000_000) / cnt_s); $finish; end endmodule仿真里被测信号频率故意取非整数进制比如25.6MHz才能看出等精度算法在非整数分频关系下是否稳定输出正确值。如果仿真计算结果偏离预期优先排查gate_en的边沿逻辑在波形窗口里看pre_gate下降沿之后是否出现了sig_rEdge才关断gate_en。如果gate_en的下降沿和输入信号边沿错开了一个周期以上说明同步逻辑有Bug。上板后可以用Xilinx的ILA或Intel的SignalTap抓gate_en、cnt_s等内部信号。实际需要验证的指标有两项一是启动瞬间的第一次测量数据是否正常很多设计第一次会丢一拍因为状态机从IDLE到ARMED的转换出现空档二是连续测量数据是否始终在某一个值的±1以内跳动如果跳动超过±2说明FPGA侧有亚稳态或者信号抖动不是算法问题要回头查sig_in的电气质量。5. STM32端驱动与数据处理寄存器读写、频率换算和误差分析5.1 用FMC总线对接FPGA寄存器的STM32代码FPGA把数据准备好后STM32端要做的就是读寄存器、算频率、送显示。下面以STM32H743的FMC为例写一段典型的读操作流程// 假设FPGA被映射到FMC Bank1的NE1基址0x60000000 #define FPGA_BASE 0x60000000UL #define FPGA_CTRL (*(volatile uint32_t *)(FPGA_BASE 0x00)) #define FPGA_STATUS (*(volatile uint32_t *)(FPGA_BASE 0x04)) #define FPGA_CNT_X_L (*(volatile uint32_t *)(FPGA_BASE 0x08)) #define FPGA_CNT_X_H (*(volatile uint32_t *)(FPGA_BASE 0x0C)) #define FPGA_CNT_S_L (*(volatile uint32_t *)(FPGA_BASE 0x10)) #define FPGA_CNT_S_H (*(volatile uint32_t *)(FPGA_BASE 0x14)) #define FPGA_GATE_CFG (*(volatile uint32_t *)(FPGA_BASE 0x18)) typedef struct { uint64_t cnt_x; uint64_t cnt_s; double freq_hz; } freq_result_t; void freq_meter_read(freq_result_t *res) { // 启动一次测量 FPGA_CTRL 0x01; // 轮询状态寄存器等待valid置位 uint32_t timeout 500000; while ((FPGA_STATUS 0x02) 0) { if (--timeout 0) { // 这里可以报错但一般不产生实际影响 return; } } // 连续读取结果寄存器 uint32_t xl FPGA_CNT_X_L; uint32_t xh FPGA_CNT_X_H; uint32_t sl FPGA_CNT_S_L; uint32_t sh FPGA_CNT_S_H; res-cnt_x ((uint64_t)xh 32) | xl; res-cnt_s ((uint64_t)sh 32) | sl; if (res-cnt_s ! 0) { // 参考时钟频率 REF_CLK_FREQ 按实际板卡配置 res-freq_hz (double)res-cnt_x / (double)res-cnt_s * REF_CLK_FREQ; } else { res-freq_hz 0.0; } }逻辑说明FMC是存储总线读一个地址就是一次总线的读时序不需要系统调用也不存在SPI的“片选拉起/放下”协议开销。上面的wait循环是一个简单自旋锁正常情况下FPGA在一个闸门时间后就拉高valid但如果STM32的FMC时序配置和FPGA端寄存器读取逻辑不匹配timeout会先耗尽。这段时间内如果频繁退出因为函数体里的return没有清理启动标记下次调用会再次触发一次测量最终结果只是延迟不会崩系统。参数说明FPGA_BASE地址0x60000000是FMC Bank1的映射地址具体值取决于开发板的片选连到NE1还是NE2不能照抄REF_CLK_FREQ是FPGA内部参考时钟的实际频率这块要和硬件原理图上的晶振标称值严格对应若晶振是25MHz经过FPGA PLL倍频到100MHz则填100_000_000.0。FMC时序参数在STM32CubeMX里配置时ADDSET和DATASET两个字段要和FPGA端组合逻辑的传播延迟匹配经验值ADDSET15DATASET15约合几十纳秒具体要对照FPGA仿真波形。5.2 频率换算和浮点陷阱上面代码使用了double做除法这在STM32F4/H7系列有FPU的前提下开销可接受。但有一个常见错误是直接用cnt_x * 100000000先乘后除会整型溢出。这里改成(double)强制转换后再运算避免了这类问题。另一个要注意点是测量结果不是瞬时频率而是“闸门时间内的平均频率”。如果信号本身有频率调制或抖动读数就会偏离瞬时值。这在做FM信号或晶振频率稳定度测量时特别关键不能直接用freq_hz去和标称值比较应该做多次采样再按Allan方差的思路评估短稳和长稳。5.3 提高刷新率双缓冲、DMA和中断组合源码包里如果只做了“轮询读出单次结果”这个模式有两个明显问题。第一是STM32在while空转期间一直被占用做不了显示、按键和通讯第二是如果系统里还有其他中断轮询读到的数据间隔会不均匀影响连续测量的时间戳精度。工程上更稳的做法是利用FPGA端做双缓冲。FPGA内部维护两个寄存器组测量完成后自动切到另一端写数据STM32永远读的是“上一帧”的数据不需要任何握手。STM32端用FMC中断或者定时器周期触发DMA批量搬数据CPU只在DMA传输完成后收到回调整个过程零阻塞。这样做的代价是功耗变高、引脚变多但配合高刷新率的闸门如10ms一次整机就能做到每秒100次频率刷新显示端才会觉得“跟手”。5.4 显示端的误差修正思路STM32得到频率值之后不要急着送显示屏。建议先做一个校准系数修正因为FPGA的参考时钟总是存在初始偏差。做法是拿一台已知高精度的信号源比如铷钟或高端频率计校准过输出一个标称频率f_std测量得到f_meas计算修正系数k f_std / f_meas。之后所有的测量结果都乘上这个系数。在校准模式下可以把cnt_s的值和标准频率的信息一并计算得到ppm级别的系统校准结果。常见源码包里这个校准步骤往往是缺失的只写了纯数学除法这是精度上不去的一个隐藏瓶颈。6. 上位机交互中的三个进阶技巧连续采集、时间戳对齐与开机自检频率计不只是“测完显示数值”它往往要作为测量仪器嵌入到更大的测试系统里。这时候仅仅靠串口打印还不够有几个工程味道很浓的做法值得直接抄作业。第一个技巧是实现“连续测量 时间戳”的数据帧格式。每次STM32从FPGA读出数据后给这个频率值打上毫秒级的时间戳然后把{timestamp, freq_hz}打包成固定长度的二进制帧通过串口DMA发送给上位机。上位机用Python写一个简单解析脚本就能在PC上画出频率随时间变化的曲线做频率稳定度分析时有这个功能会方便很多。代码层面的关键是每次FMC读完数据之后立刻读取DWT-CYCCNTCortex-M内核的周期计数器换算成微秒时间戳而不是调用HAL_GetTick()因为后者分辨率太低。第二个技巧是开机自检回环测试。FPGA内部可以集成一个测试信号发生器做一个简单的分频器把参考时钟分频出几个标称频率比如输出一个精确的10MHz测试信号经过一段PCB走线再回送到FPGA的输入引脚。上电时STM32先自动测量这个已知信号如果测量结果和标称值的偏差超出阈值比如超过50ppm就认为硬件链路有故障在屏幕上报告“Calibration Error”否则才进入正常测量模式。这种设计在正规仪器上几乎是标配很多DIY功能的项目则极少考虑导致现场坏了一块板卡很难定位究竟是FPGA侧还是STM32侧。第三个技巧是处理“闸门切换时的毛刺”。在自动量程模式即FPGA根据输入频率自动调整闸门时间下闸门切换瞬间老的测量还没结束新的测量又要启动计数器的状态很容易出现一帧错乱。解决方案是在STM32端过滤数据新增一个数据有效性校验逻辑比较相邻两次频率值如果跳变超过20%就丢弃本次结果并重新测量。伪代码如下if (fabs(new_freq - last_freq) / last_freq 0.2) { // 认为这是闸门切换或输入异常丢弃该帧 return; } last_freq new_freq;这招不做会怎样最直接的体验就是显示数字偶尔跳一下或者上位机曲线里冒出一个尖峰。加了这个阈值判断之后整机输出的数据流立马变得干净代价是响应时间增加一个测量周期对绝大多数应用场景完全值得。本文还有配套的精品资源点击获取